SU394792A1

SU394792A1 - УСТРОЙСТВО дл ОБНАРУЖЕНИЯ КОНЦА

Info

Publication number: SU394792A1
Application number: SU1697406A
Authority: SU
Inventors: Б. И. Панферов Б. Я. Фельдман Институт электронных управл ющих машин В. П. Верижников
Priority date: 1971-09-14
Filing date: 1971-09-14
Publication date: 1973-08-22

Description

1

Изобретение относитс к области вычислительной техники и может быть использовано в динамических накопител х информации.

Известно устройство дл обнаружени конца информационной последовательности в динамическом накопителе, содержащее триггер, единичный вход которого подключен к выходу схемы «И, и счетчик. В известном устройстве конец информационной последовательности обнаруживаетс по счетчику, который принципиально необходим. Это усложн ет устройство.

Описываемое устройство отличаетс от известного тем, что оно содержит дополнительную схему «И, выход которой подключен к нулевому входу триггера, инвертор, вход которого подключен к выходу дополнительной схемы «И, а выход - к первому входу схемы «И, и схему задержки, вход которой подключен ко входной шине устройства, а выход - к первому входу дополнительной схемы «И, второй вход которой св зан со вторым входом схемы «И и подключен ко входной шине устройства.

Указанные отличи позвол ют обойтись без счетчика, т. е. упростить устройство.

На чертеже изображена блок-схема устройства .

Оно содержит триггер /, единичный 2 и нулевой 3 входы которого подключены соответственно к выходам основной 4 и дополнительной 5 схем инвертор 6, вход которого подключен к выходу схемы «И 5, а выход - к первому входу 7 схемы «И 4 схему задержки 8, выход которой подсоединен к первому входу 9 схемы «И Ь, а вход - ко входной шине 10 устройства. Вторые входы 11 vi 12 схем «И 4 и 5 подключены ко входной шине 10, св занной с динамическим накопителем 13.

Устройство работает следующим образом. Предположим, что в накопитель 13 одним из известных способов записываютс маркеры начала и конца информационной последовательности . Причем маркер конца информационной последовательности представл ет два импульса, один из которых записываетс в фазе с информационными сигналами, а другой - со сдвигом по фазе, абсолютное значение которого равно временному сдвигу схемы задержки 8. Маркер начала записываетс в фазе с информационными сигналами. Первым из накопител 13 выходит маркер начала информационной последовательности, который

ставит триггер 1 в единичное состо ние, пройд через схему «И 4.

Далее, за маркером начала, будут находитьс импульсы информационной последовательности . Эти импульсы, попада на входы

схемы «И 5 непосредственно и через схему

задержки 8, не могут совпасть по времени, так как расфазируютс схемой задержки. Триггер / будет находитьс в таком состо нии до тех пор, пока не произойдет совпадени сигналов на схеме «И 5. Так как маркер конца информационной последовательности состоит из двух импульсов, сдвинутых по фазе, то только в конце информационной последовательности произойдет совпадение сигналов на входах схемы «И 5. Этот сигнал, воздейству на нулевой вход 5 триггера 1, поставит его в нулевое состо ние, что означает конец информационной последовательности . Одновременно инверси сигнала с выхода схемы «И 5 поступает на вход 7 схемы «И 4, чем обеспечиваетс блокировка переброса триггера / в едипичное состо ние от маркера конца. В нулевом состо нии триггер будет находитьс до следуюгцего по влени импульса маркера начала из накопител 13. Таким образом, по состо нию триггера можно определить начало и конец информационной последовательности накопител 13.

Предмет изобретени

Устройство дл обнаружени конца информационной последовательности в динамическом накопителе, содержащее триггер, единичный вход которого подключен к выходу схемы «И, отличающеес тем, что, с целью упрощени устройства, оно содержит дополнительную схему «И, выход которой подключен к нулевому входу триггера, инвертор. вход которого подключен к выходу дополнительной схемы «И, а выход - к первому входу схемы «И, и схему задержки, вход которой подключен ко входной шине устройства , а выход - к первому входу дополнительной схемы «И, второй вход которой св зан со вторым входом схемы «И и подключен ко входной щине устройства.

t

т

1

f I