JPH0719148B2 - エンベロープ発生器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多音合成楽器における
波形エンベロープの生成に関するものである。

【０００２】

【従来技術】本発明は本発明者による１９７５年８月１
１日出願に係る米国特許第４０８５６４４号「複音シン
セサイザー」（特開昭５２−２７６２１）及び１９７５
年１０月６日出願に係る米国特許第４０２２０９８号
「鍵盤スイッチ検出と割当装置」（特願昭５２−４４６
２６）に関連するものである。

【０００３】楽音の音色にとって不可欠な成分を与える
ためにコントロールされなけらばならないのは、楽音波
形の高調波的構成のほかに波形のエンベロープ（ｅｎｖ
ｅｌｏｐｅ）であるということは十分に立証されてい
る。各種のエンベロープの形が使用されており、そして
その選択はその楽器で演奏される楽音の型式によるもの
である。速い、或いは軽快なポピュラー音楽は、音のア
タック（ａｔｔａｃｋ）は突然ストップするように演奏
されることが多い。電子オルガンの場合はパイプオルガ
ンに似せるために、音のエンベロープを前縁においては
徐々に増加し、後縁においては徐々に減少するように、
楽音のアタックとリレーズをシミュレートすることが望
ましい。自然楽器に似せるように設計された楽音シンセ
サイザの場合は、徐々に増加するアタックの後に、ピー
ク値の約１／２まで徐々に減少するデイケイ（ｄｅｃａ
ｙ）があるのが普通である。１／２の振幅は対応する鍵
が圧下されている間は持続する。鍵が復旧されると、音
のエンベロープは次第に減少してゼロ値にレリーズす
る。アナログタイプの楽音発生器の場合、エンベロープ
波形を発生するために抵抗とコンデンサ回路が普通使用
されている。

【０００４】ワトソンその他の人々は、米国特許第３６
１０８０５号において、デジタル電子オルガンのための
アタックとデイケイの１方式を開示した。そこではアタ
ック或いは特定の楽音周波数の周期ないしその１／２周
期のいずれかを選択してカウントできるカウンタによっ
てコントロールされるようになっている。本質的には、
カウントはアタックまたはデイケイに対する振幅対時間
のグラフにおける横座標を決定する役目をする。縦座標
すなわちグラフの振幅のスケールは、カウンタによって
アクセスされる固定メモリに蓄積されている多数の振幅
スケールファクタによって与えられる。スケールファク
タは要求に応じて固定メモリから読み出されて乗算器に
供給される。乗算器はデジタル電子オルガンに楽音発生
器メモリからデジタルのサンプルを第２の入力として受
け取り、乗算器はこれら２入力の積をつくって楽音波形
の前縁部と後縁部の大きさを定める。出願された実施態
様においては、アタックモードに入ったときカウントが
開始される。アタックシステムが停止されていない限
り、正のアタック（強制的にアタックを実行する）が与
えられ、この場合カウンタは鍵が圧下を持続するか否か
にかかわらずアタックを完了するよう強制されている。

【０００５】電子楽器において“サスティン”（ｓｕｓ
ｔａｉｎ）特性を持つのが望ましいことが多い。これに
よって打鍵された音が比較的長いレリーズ時間を選択的
に与えられることになる。“サスティン”機能の目的は
鍵が開放された後に、楽音を徐々に消滅させることであ
る。通常は上鍵盤のような、楽器のある特定の鍵盤だけ
がいかなる与えられた時間にも“サスティン”モードで
作動する。何故ならばデジタルタイプの多数の楽音発生
器のうちで限られた数の楽音発生器だけが利用可能なの
で、“サスティン”を使用中にもしも演奏者がグリサン
ド（ｇｌｉｓｓａｎｄｏ）効果を生ぜしめるために、１
本の指または何本かの指を鍵盤上に走らせて、いくつか
の音を非常に速く連続的に打鍵すると問題が生じる。か
かる事態においては利用可能な楽音発生器は非常に速く
全部割り当てられて、それ以上いくら打鍵しても無駄に
なるだろう。すなわち鍵が圧下されても音が出ないので
ある。

【０００６】ドイツチエは米国特許第３６１０８０６号
において、すべての楽音発生器が現に割り当てられてい
る事態において“サスティン”モードを使用した場合
に、デイケイ継続時間の自動的変化を与える、デジタル
楽音発生器のための適応性サスティン特性を開示してい
る。全部の楽音発生器が割り当てられると直ちに、シス
テムは自動的に適応性サスティンモードに入る。この場
合“サスティン”効果を有するデビジョン（鍵盤）にあ
る鍵に関連して割り当てられ、かつ最も長いレリーズ継
続時間を有する波形を供給している楽音発生器は直ち
に、長いレリーズ（すなわち正規の“サスティン”）か
ら比較的短いレリーズ（これは“サスティン”の使用が
なければ正規のレリーズであろう）に切り換えられる。
この動作は次の音の要求に対する楽音発生器の割当にお
いて、楽音発生器の利用度を向上させる。

【０００７】エンベロープ制御の目的でスケールファク
タを供給するために固定メモリを使用することには限界
がある。なぜならば楽音シンセサイザによって要求され
る厳密なエンベロープ制御を満足させるためには大きな
メモリを必要とするからである。

【０００８】

【発明が解決しようとする課題】本発明は楽音波形のエ
ンベロープ形状を制御するために楽音発生器によって用
いられるべき振幅関数を発生するものである。発生器は
回帰（ｒｅｃｕｒｒｅｎｃｅ）法則で動作し、振幅関数
のフェーズ（ｐｈａｓｅ）の各ステップに対し新しいポ
イントは先行するポイントから発生される。振幅関数は
状態のフェーズに分割され、それは図２に示されるごと
く振幅関数のアタック、デイケイおよびレリーズ領域の
部分をあらわしている。繰り返し演算は異なる状態のフ
ェーズに対し変更される。１個の単一振幅関数発生器が
多数の楽音発生器のためにエンベロープ関数を発生する
ために配分されるといった方法で、読み出し書き込みメ
モリが振幅とフェーズの状態情報を蓄積するために使用
される。

【０００９】周波数調整可能なタイミングクロックの集
合が使用されていて、各状態フェーズに対し独立のタイ
ミングが利用できる。使用されている繰り返し演算はエ
ンベロープのサスティン領域の高さを測定する単一のパ
ラメータＨを含んでいる。（サスティン領域はデイケイ
領域に続くものであり、それは時におそいデイケイタイ
ミングクロックが使用される効果を示す“サスティン”
の語と混同されるので注意を要する。）Ｈの値は調整可
能なタイミングクロックと協同して、図２２に示されて
いるようにエンベロープの広範囲な変化を生じることが
できる。エンベロープ関数の変化は通常はＳ字状（ｓｉ
ｇｍｏｉｄａｌ）の形である。もしも非常に速いタイミ
ングクロックが使用されかつＨ＝１であると、図２２ａ
のような非常に突発的な形が生じる。図２２ｂはＨ＝１
と、よりおそいタイミングクロックに対する、通常のオ
ルガンのアタックである。図２２ｃはＨ＝１／２に対応
するものであり、楽音シンセサイザにおいて使用される
典型的なエンベロープのオーバーシュート曲線を示して
いる。図１７ｄはＨ＝０を用いて得られるものであり、
周知のピアノの曲線である。非常に速いアタックが使用
され、そしてデイケイは２つの速度を有している。デイ
ケイは第２のフェーズは第１のフェーズのそれよりもお
そい速度で計時されている。

【００１０】また本発明には、別の実施手段が記述され
ている。そこではＨの値の予め選択された群に対して、
回帰演算は制御ロジックと関連して２進シフトによって
迅速に実行される。振幅をフェーズ状態領域に分割する
ことは、正のアタックを実現するための単純化された手
段を可能にする。

【００１１】楽音システムによる利用を目的とする振幅
関数発生器を提供することは本発明の１目的である。そ
こでは関数のステップが先行するステップの回帰演算に
よって得られ、かつ単一の制御可能なパラメータ値が形
状の多様性のために振幅関数を変化できる。自動的なレ
リーズモードを提供することは第２の目的である。それ
によって、全ての利用可能な楽音発生器が割り当てられ
てしまった場合に鍵盤スイッチをさらに作動すると、楽
音発生器の１つの迅速なレリーズを自動的に生ぜしめ
る。レリーズされる楽音発生器の選択は、予め選ばれた
フェーズ状態の優先性によって決定される。

【００１２】

【課題を解決するための手段及び作用】上記目的を達成
するために、本発明は、エンベロープ波形のフェーズ値
を進めるとともに、このフェーズ値の飛び越しをも行う
ようにしたものである。これにより、フェーズを飛び越
してエンベロープ波形を生成することができ、種々の楽
音を実現できる。

【００１３】

【実施例の要約】発生できる楽音の数より多くない複数
の楽音発生手段（システム２９０、振幅利用手段１１）
を有する電子楽器において、エンベロープ波形の生成の
開始を指示する開始指示手段（ＮＥＷ ＮＯＴＥ信号を
発生する装置）と、この開始指示手段によるエンベロー
プ波形の生成の開始指示以降、エンベロープ波形生成の
ための演算情報（Ｐ１〜６、Ｈ）を発生する演算情報発
生手段（フェーズ状態複号器２９１、スケール選択部３
５（２８１））と、この演算情報発生手段より発生され
る演算情報に基づいて、一定周期のインターバル時間ご
とに、エンベロープ波形のレベル値を大きくなるように
演算する増大演算手段（状態決定論理回路２９２のアン
ドゲート群３１３〜３２１、ゲート群３１０〜３１２な
ど）と、上記演算情報発生手段より発生される演算情報
に基づいて、一定周期のインターバル時間ごとに、エン
ベロープ波形のレベル値を小さくなるように演算する減
少演算手段（状態決定論理回路２９２のアンドゲート群
３１３〜３２１、ゲート群３１０〜３１２など）と、上
記エンベロープ波形の立上り以降の複数のフェーズを表
わすフェーズ値（Ｓ）を記憶するフェーズ値記憶手段
（エンベロープフェーズシフトレジスタ１４）とであっ
て、ここでこのフェーズ値はこのフェーズ値記憶手段よ
り上記演算情報発生手段へ送られて、該演算情報発生手
段によって発生される演算情報が各フェーズに応じて異
なるように制御されるとともに、これにより上記増大演
算手段及び上記減少演算手段によるエンベロープ波形の
レベル値の演算処理が各フェーズに応じて異なるように
制御され、上記増大演算手段によるエンベロープ波形の
レベル値の各フェーズに応じた演算の終了または上記減
少演算手段によるエンベロープ波形のレベル値の各フェ
ーズに応じた演算の終了を判別する終了判別手段（状態
決定論理回路２９２のＧＯＴＯ ２〜６を出力するゲー
ト群３３８、３４５〜３４７、３５１〜３６３など）
と、この終了判別手段の判別結果に応じて、上記フェー
ズ値記憶手段に記憶されたフェーズ値を次のフェーズ値
に進めるフェーズ値進行手段（フェーズ値状態増加部２
９３、エンベロープフェーズシフトレジスタ１４）と、
このフェーズ値進行手段によって進行されるフェーズ値
の飛び越しを指示するフェーズ飛び越し指示手段（スケ
ール選択部３５（値Ｈ）、正アタック回路２７０（ＮＯ
ＴＥ ＲＥＬＥＡＳＥ信号））と、このフェーズ飛び越
し指示手段の飛び越しの指示に応じて、上記フェーズ値
進行手段に対して、フェーズ値の飛び越しを実行するフ
ェーズ飛び越し実行手段（フェーズ状態増加部２９３の
オアゲート３２９、３３５、３２７、３３１及び状態決
定論理回路２９２のＧＯ ＴＯ ６を出力するノアゲー
ト３６０及びオアゲート３５４）とを備えたことを特徴
とするエンベロープ発生器。

【００１４】

【実施例】以下の詳細な説明は本発明を実施する上で現
在考えられる最良の態様に関するものである。本説明は
限定的な意味に解されるべきでなく、それは単に本発明
の一般的原理を説明する目的でなされたにすぎない。な
ぜならば本発明の範囲は附記された特許請求の範囲によ
って最もよく定められるからである。最初に述べられた
本発明の形式に帰する構造的および動作的特性は、かか
る特性が明らかに適用不可能でない限り、或いは特別な
例外が設けられない限り後に述べられた形式にもまた帰
せられるであろう。

【００１５】図１のＡＤＳＲエンベロープ発生器１０
は、振幅利用手段１１を経て多音電子楽器での利用のた
めに、振幅対時間関数を発生するように動作する。図２
はライン１２を経て振幅利用手段に供給される典型的な
振幅対時間関数を図示している。図２に示された振幅関
数は、７つの振幅フェーズ状態から構成される４つの領
域に通常分割される。振幅フェーズ状態１と２は振幅関
数のアタック領域を構成する。振幅フェーズ状態３と４
は振幅関数のデイケイ領域を構成する。振幅フェーズ状
態５と６は振幅関数のレリーズ領域を構成する。振幅フ
ェーズ状態４の終わりから振幅フェーズ状態５の始めま
でのびている振幅関数の領域は、振幅関数のサスティン
領域を構成する。フェーズ状態ゼロは割り当てられてい
ない楽音発生器に対応する。振幅関数は特に楽器のこれ
らのサブシステムにおいては、通常、エンベロープ関数
とされる。そこでは振幅関数は楽音波形の振幅を変調す
るために使用されている。

【００１６】後述のごとくアタック、デイケイ、および
レリーズ領域は、各領域の成分フェーズに相当する計算
の演算方式を実行することによって発生される。図１に
示されたシステム１０の回路は次の関数によって数値計
算することによって動作する。

【００１７】 フェーズ１：Ａ′＝２Ａ （式１） フェーズ２：Ａ′＝Ａ／２＋１／２ （式２） フェーズ３：Ａ′＝２Ａ−１ （式３） フェーズ４：Ａ′＝Ａ／２＋Ｈ／２ （式４） フェーズ５：Ａ′＝２Ａ−Ｈ （式５） フェーズ６：Ａ′＝Ａ／２ （式６） ここでＡは前の振幅値であり、Ａ′は新しい振幅値であ
る。ＡＤＳＲエンベロープ発生器のために遂行しうる計
算の演算方式には幅広い多様性がある。前述の関係式は
便利である。なぜならば演算を遂行すべきシステムが、
振幅関数上でどの特定のステップを計算すべきかを示す
メモリを全く必要としないからである。現在が曲線のど
のフェーズであるかの認識と、振幅の直前の値とが必要
とされるすべてである。

【００１８】各フェーズにおけるステップ数はシステム
の設計で定まるパラメータであるが、２つの冪数にフェ
ーズを分割するのが便利である。システム１０において
は、各フェーズはＫ＝４に対し２^K-1 ステップからな
る。フェーズ１は初期値Ａ０１＝２−Ｂ／２で開始され
る。ここでＢ＝２^K-1 −１である。Ｋ＝４に対して初期
値Ａ０１＝１／２５６である。

【００１９】表１はフェーズ１，３および５の開始時、
システム１０によって選択される初期振幅値を記載した
ものである。図２に示すごとく、Ｈは振幅関数のサステ
ィン領域の振幅値である。Ｈは振幅関数の形を効果的に
変えるために、演奏者によって選ばれた入力パラメータ
である。

【００２０】

【表１】

【００２１】図１に示されたデビジョン（ｄｉｖｉｓｉ
ｏｎ）シフトレジスタ１３は２ビットの長さのワードを
含む循環シフトレジスタである。このワードは楽器上で
現在演奏されている特定の音のオルガン（ｏｒｇａｎ）
デビジョンを示す。一般に電子オルガンはアッパ（ｕｐ
ｐｅｒ）、ロワー（ｌｏｗｅｒ）およびペダル（ｐｅｄ
ａｌ）デビジョンからなっている。これらのデビジョン
は、そのオルガンがコンサート用または教会用として設
計されているときは、スエル（ｓｗｅｌｌ）、グレート
（ｇｒｅａｔ）およびペダルと呼ばれる。エンベロープ
フェーズシフトレジスタ１４は３ビットの長さのワード
を含むシフトレジスタである。このワードは現在演奏さ
れている音の各々の振幅関数フェーズ状態を示す。振幅
シフトレジスタ１５は１３ビットの長さのワードを含む
シフトレジスタである。このワードは演奏されている音
の各々に対する現在の振幅値である。

【００２２】前述のシフトレジスタの各々は同じ数のワ
ードを含み、この数は楽器の多音合成の能力に等しい。
数１２が良好な選択であり、演奏者の指プラス２本の足
の数に対応している。３個のシフトレジスタが１８ビッ
トの長さのワードを有する単一のシフトレジスタに結合
されうる。別法としてシフトレジスタは読み出し書き込
みメモリによって置き換えることができる。デビジョン
シフトレジスタ１３、エンベロープフェーズシフトレジ
スタ１４および振幅シフトレジスタ１５はすべて同期状
態でアドレスされる。従って各々の音に対応するデータ
は同時に読み出される。

【００２３】デビジョンシフトレジスタ１３から読み出
されたＤＩＶ信号はスケール選択部３５によって使用さ
れて、その振幅関数が数値計算されるべき現在の音に割
り当てられたデビジョンに対応するＨの値を選択する。
図１のシステム１０においては、各々のデビジョンはＨ
のそれ自身のスケール値を割り当てられている。図３は
システムブロックスケール選択部３５を構成する論理回
路を示すものであり、後述される。

【００２４】システム１０は式１から６までによって与
えられる関数を次の一般化された形で数値計算する。

【００２５】 Ａ′＝ＫＡ＋Ｎ （式７） ここでＡは先行の振幅値であり、Ａ′は新しい振幅値で
ある。そしてＫとＮは表２に示される。

【００２６】

【表２】

【００２７】Ｎ−演算部１６はライン１５Ａを経てＨの
選択された値を、ライン１７を経てフェーズ状態Ｓ＝Ｓ
１，Ｓ２，Ｓ３を受け取る。これらの値からＮ−演算部
１６は表２に示されたＮの対応する値を決定する。図５
はシステムブロックＮ−演算部１６を構成する論理回路
を示すものであり、後述される。

【００２８】２進シフト回路１９はライン１８を経て振
幅シフトレジスタ１５から読み出された振幅値Ａを受け
取って、式７に対応するＫＡを数値計算する。表２はＫ
Ａが振幅Ａをあらわす２進データの右又は左シフトのい
ずれかであることを示している。さらに右シフトがＳの
最小位ビットのＳ１＝０に対応している。従って２進シ
フト回路１９は図７に示される普通の２進データシフト
回路であり、後述される。

【００２９】加算器２２はライン２０を経てＮの値を、
ライン２１を経てＫＡの値を受け取って和Ａ′＝ＫＡ＋
Ｎをライン２３上に選択ゲート２４に対し出力する。も
しも振幅関数のフェーズ状態の間に推移が生じなけれ
ば、選択ゲート２４はライン２３上に入力したＡ′の値
をライン２５を経て振幅選択ゲート２６へ移送する。も
しもフェーズ状態の間に推移が生じたならば、選択ゲー
ト２４はエンベロープフェーズイニシァライザ（ｉｎｉ
ｔｉａｌｉｚｅｒ）２７から受け取った初期フェーズ状
態振幅Ａ０Ｓをライン２５へ移送する。

【００３０】フェーズ終期振幅プレデイクタ（ｐｒｅｄ
ｉｃｔｏｒ）２８は現在のフェーズ状態値Ｓと振幅形状
定数Ｈとを受け取って、与えられたフェーズ状態の終期
に対する振幅に対応するＡＥの値を予言（ｐｒｅｄｉｃ
ｔ）する。予言された値ＡＥはコンパレータ（ｃｏｍｐ
ａｒａｔｏｒ）２９に送られる。図８、図９はフェーズ
終期振幅プレデイクタ２８を構成する論理回路を示すも
のであり、後述される。

【００３１】コンパレータ２９は振幅シフトレジスタ１
５から読み出された現在の振幅値Ａを受け取って、Ａを
フェーズ終期振幅プレデイクタ２８によってつくられた
値ＡＥと比較する。もしもＡとＡＥの値が等しいと“Ｙ
ＥＳ”信号が発生する。図１０はコンパレータ２９を構
成する論理回路を示すものであり、後述される。

【００３２】エンベロープフェーズイニシァライザ２７
は現在のフェーズ状態数Ｓを受け取って、もしも“ＹＥ
Ｓ”信号がコンパレータ２９から受け取られると、特定
の振幅曲線に対しまさに開始されようとしているフェー
ズのために、初期値Ａ０Ｓを伝送する。Ａ０Ｓの値は表
１に示されているように選ばれる。図１１はエンベロー
プフェーズイニシァライザ２７を構成する論理回路を示
し、後述される。

【００３３】振幅選択ゲート２６は新しい振幅値Ａ′が
選択されるべきか、あるいは現在の振幅値Ａが保持され
るべきかを決定する。選択された値は振幅シフトレジス
タ１５に蓄積され、振幅利用手段１１によって利用でき
るようにされる。ＡまたはＡ′の選択はライン３０上で
チェンジ（ｃｈａｎｇｅ）検出器３１から受け取られた
“ＣＨＡＮＧＥ”信号によって制御される。

【００３４】チェンジ検出器３１はＡＤＳＲクロックか
らタイミングクロック信号を受け取る。この信号は楽器
の選ばれたデビジョンのために振幅関数の各フェーズの
発生を計時する。エッジ（ａｄｇｅ）検出器（後述す
る）がタイミングクロックの移送（ｔｒａｎｓｉｔｉｏ
ｎ）が生じたか否かを決定するために用いられている。
かかる移送が検出されると“ＣＨＡＮＧＥ”信号が発生
して、振幅選択ゲート２６に伝送される。図９はチェン
ジ検出器３１を構成する論理回路を示すものであり、後
述される。

【００３５】フェーズ増加部（ｉｎｃｒｅｍｅｎｔｅ
ｒ）３２はエンベロープフェーズシフトレジスタ１４か
ら読み出されたフェーズ状態Ｓの現在の値と、ＣＨＡＮ
ＧＥ信号とを受け取る。もしも“ＹＥＳ”信号がコンパ
レータ２９からライン３３を経て受け取られ、またＣＨ
ＡＮＧＥ信号がチェンジ検出器３１から受け取られる
と、Ｓが増加される。もしも“ＹＥＳ”信号が存在しな
ければ、フェーズ状態Ｓは増加されない。もとの値Ｓま
たはＳ＋１に移送されてエンベロープフェーズシフトレ
ジスタ１４に蓄積される。図１４はフェーズ増加部３２
を構成する論理回路を示すものであり、後述される。

【００３６】システム総括（ｅｘｅｃｕｔｉｖｅ）制御
部３４は他のサブシステム（ｓｕｂｓｙｓｔｅｍ）論理
ブロックによって利用されるタイミング信号とコントロ
ール信号を発生する。タイムスロット（ｔｉｍｅｓｌｏ
ｔ）が多音楽音発生器における音のそれぞれに対してつ
くられ、それに対して振幅関数が発生される。

【００３７】表３は振幅関数の各フェーズ状態の各ステ
ップにおいて発生した振幅Ａを記載している。振幅の記
載値は式１から式６までに前記した関係に、表１で与え
られた初期値を結合して数値計算される。ＨはＨ＝１／
２およびＡ０１＝１／２５６として選ばれている。振幅
はまた１３ビットからなる振幅ワードとして２進形式で
示されている。実際は、フェーズ４は、楽器の鍵盤上の
音がレリーズされたことが検知されてフェーズ５が呼び
出されるまで続く。フェーズ４の継続期間においては振
幅は一定値を保つ。なぜならば振幅ワードの有限のビッ
ト正確度（ａｃｃｕｒａｃｙ）の故に、表３に示される
ごとくステップ３２の後は、それ以上の小さな変化を単
純に無視するからである。

【００３８】

【表３】

【００３９】図３はスケール（ｓｃａｌｅ）選択部３５
を構成する論理回路を示している。デビジョンシフトレ
ジスタ１３から読み出されたＤＩＶ信号は２進ビットＤ
Ｖ１とＤＶ２からなっている。これらのビットはインバ
ータ５４と５５ならびにＡＮＤゲート５１，５２および
５３によって複号化されて楽器のデビジョン信号Ｕ，Ｌ
およびＰを供給する。複号化は図４の真理値表に示され
ている。アッパデビジョンの振幅関数値ＨまたはＨＵ
は、ＨＵ５，ＨＵ４，ＨＵ３，ＨＵ２，ＨＵ１に入れら
れる。同様にロワデビジョンに対するＨの値はラインＨ
Ｌ５，ＨＬ４，ＨＬ３，ＨＬ２，ＨＬ１に入れられ、ペ
ダルデビジョンに対するＨの値はラインＨＰ５，ＨＰ
４，ＨＰ３，ＨＰ２，ＨＰ１に入れられる。記述が２進
ワードの個々のビットに係るすべての場合において、
“１”であらわされたビットはＬＳＢ（最下位ビット）
である。

【００４０】ゲート４０はＤＩＶ信号から信号化された
ゲート信号Ｕ，Ｌ，Ｐに応じてＨＵ，ＨＬあるいはＨＰ
を選択するように働く。ＡＮＤゲート４１−１，４２−
１，４３−１，４４−１，４５−１はＵ＝１のときＨＵ
を出力に伝送する。ＡＮＤゲート４１−３，４２−３，
４３−３，４４−３，４５−３はＰ＝１のときＨＰを出
力に伝送する。

【００４１】曲線形状値ＨＵ，ＨＬおよびＨＰは演奏者
によって選択可能である。希望する値を入れるために１
組のセレクタスイッチを使用するのが便利である。別法
としてＨの値の表メモリが使用され、この表メモリから
の選択が楽器のデビジョンの各々に対してなされる。Ｈ
の値を５個の２進ビットであらわすことは、楽器シンセ
サイザの種類の楽器と関連して用いられたとき振幅関数
における適切な解決を与えられることが見出された。

【００４２】図５はＮ−演算部１６を構成する論理回路
を示す。この回路の目的は、表２の表題Ｎの下に掲げら
れた記載事項を計算することである。ＡＮＤゲート６４
はインバータ６１，６２，６３と関連して、図６の真理
値表に示されるごとく、フェーズ状態３を複号化する。
かくして“１”の信号がＡＮＤゲート６４によって、フ
ェーズ状態３がエンベロープフェーズシフトレジスタ１
４から読み出されたときつくられる。同様にＡＮＤゲー
ト６５はフェーズ状態５を複号化して、フェーズ状態５
が読み出されたとき１つの信号をつくる。

【００４３】ＡＮＤゲート６４とＡＮＤゲート６５から
の信号は、ＯＲゲート６６で結合される。ＯＲゲート６
６の出力はフェーズ状態３または５のいずれかが読み出
されている時は“１”になる。この信号は２の補数回路
（ｃｏｍｐｌｅｍｅｎｔ）６８へ送られ、補数回路６８
はＯＲゲート６６からの“１”の信号に応じて入力信号
を補数化する。

【００４４】もしもＳがフェーズ状態１を示せば、２の
補数回路６８へのどの入力信号ライン上にも、信号はあ
らわれない。出力値はＮ＝０、すなわちＮ７＝Ｎ６＝Ｎ
５＝Ｎ４＝Ｎ３＝Ｎ２＝Ｎ１＝０である。Ｎ７は数値１
をあらわす。即ち小数点は常にＮ７とＮ６の間にある。

【００４５】Ｓがフェーズ状態２を示すと、ＡＮＤゲー
ト７１−１はこの状態を複号化して信号Ｎ′６＝１がつ
くられ、２の補数回路６８へ送られる。この信号は補数
化されないので出力はＮ＝１／２である。なぜならばＮ
６は値１／２に対応するからである。

【００４６】Ｓがフェーズ状態３を示すときには、ＡＮ
Ｄゲート６４はライン６９上に“１”の信号を生じる。
同じ信号が２の補数回路６８に入力値を補数化させるの
で、結果として２の補数表示であるＮ＝−１が出力信号
ラインにあらわれる。

【００４７】ＡＮＤゲート６７はフェーズ状態４を複号
化してＡＮＤゲート７２−１，７３−１，７４−１，７
５−１および７６−１に、入力ライン上に現れたＨのデ
ータＨ５，Ｈ４，Ｈ３，Ｈ２，Ｈ１の２進右シフトを生
じさせる。フェーズ状態４に対して、ＯＲゲート７７な
いし、８１と、７６−１から集められたデータは補数化
されないので、Ｎ＝Ｈ／２が出力される。

【００４８】Ｓがフェーズ状態５を示すときは、ＡＮＤ
ゲート７１−２，７２−２，７３−２，７４−２，７５
−２とＯＲゲート７７ないし８１は、データＨ５，Ｈ
４，Ｈ３，Ｈ２，Ｈ１を２の補数回路６８へ通過させ、
補数回路６８はデータの２の補数化を行って、値Ｎ＝−
Ｈを出力する。Ｓが状態６ときは、Ｎ＝０に対応して出
力データは生じない。

【００４９】図７は２進シフト回路１９を構成する論理
回路を示している。もしもＳ１が“１”の信号であれ
ば、ＡＮＤゲート９１−１ないし１０２−１（図示省
略）は、入力振幅データＡ１３ないしＡ１を１ビット位
置左へシフトさせるので、振幅データは２倍になる。も
しもＳ１が“０”信号であると、ＡＮＤゲートを１ビッ
ト位置右へシフトさせて、振幅データを１／２似させ
る。ＯＲゲート１０４−１ないし１０４−１１（図示省
略）は、各々の対応するＡＮＤゲートの対からデータを
結合する役目をする。小数点はＫＡ１５とＫＡ１４との
間にある。ＫＡと前述のＮは加算器２２でそれぞれ小数
点を合わせて演算される。

【００５０】図８はフェーズ終期振幅プレデイクタ２８
を構成する論理回路を示している。インバータ１１０，
１１１，１１２はＡＮＤゲート１１８と関連して、２進
のフェーズ状態信号Ｓ＝Ｓ３，Ｓ２，Ｓ１を個別の１０
進フェーズ状態１，２，３，４，５に複号化する。図９
はフェーズ状態と振幅値ＡＥの表を示している。ＡＥは
その状態における最後の振幅に対応するものである。Ａ
Ｅの値を発生することは振幅プレデイクタ２８中の回路
の目的であり、ＡＥは現在の振幅値が振幅フェーズの終
期に達したか否かをテストするために用いられる。

【００５１】ＡＮＤゲート１１３はフェーズ状態１を複
号化して“１”信号をライン１２０上に出現させる。従
ってライン１２０上の“１”は図９に記載されているよ
うにＡＥ＝１／２に対応する。ＡＮＤゲート１１４はフ
ェーズ状態２を複号化して“１”信号をライン１１９上
に出現させるのでＡＥ１３〜ＡＥ５は“１”である。し
たがって、ライン１１９上の“１”は、ＡＥ１３〜ＡＥ
８にも供給される。これはＡＥ＝１に対応するものであ
るが、振幅Ａは１未満であるのでＡＥは１に近い値で１
未満の値を設定してある。表３に対応して図８ではＡＥ
１３〜ＡＥ５が“１”であり、ＡＥ４〜ＡＥ１は“０”
である。

【００５２】ＡＮＤゲート１１５はフェーズ状態３を複
号化して１／２の値に対応してライン１２０上に“１”
信号を出現させると同時に“１”信号がライン１２６上
に現われて、ＡＮＤゲート１２８−１ないし１３２−１
にＨ＝Ｈ５，Ｈ４，Ｈ３，Ｈ２，Ｈ１の右シフトをおこ
させてライン１２１ないし１２５上に出現させる。結
局、希望する値ＡＥ＝（１−Ｈ）／２になる。

【００５３】ＡＮＤゲート１１６はフェーズ状態４を複
号化してフェーズ状態４がエンベロープフェーズシフト
レジスタ１４から読み出された時に、“１”をライン１
３３上に出現させる。ライン１３３上の“１”信号は、
ＡＮＤゲート１２７−２ないし１３１−２にＨ５，Ｈ
４，Ｈ３，Ｈ２，Ｈ１を不変のままライン１２１ないし
１２５に移送させる。新たな結果として振幅ＡＥ＝Ｈと
なる。

【００５４】ＡＮＤゲート１１７はフェーズ状態５を複
号化して、フェーズ状態５がエンベロープフェーズシフ
トレジスタ１４から読み出されたときに、ライン“１”
を出現させる。ライン１３３上の“１”信号は前述のご
とく、Ｈ５，Ｈ４，Ｈ３，Ｈ２，Ｈ１の１ビットの２進
右シフトを生じさせる。結局、振幅ＡＥ＝Ｈ／２とな
る。

【００５５】図１０はコンパレータ２９を構成する論理
回路を示している。コンパレータ２９は現在の振幅Ａが
ＡＥに等しいとき、“ＹＥＳ”の信号を発生する。コン
パレータはＥＸ−ＮＯＲゲート１４０−１から１４０−
１３までにより構成され、おのおののＥＸ−ＮＯＲゲー
トはＡとＡＥの対応するビットが一致したとき“１”信
号をつくる。ＡＮＤゲートの樹枝状結合（ｔｒｅｅ）１
４９，１５０，１５１および１５２は、ＡとＡＥを構成
するビットが一致したとき、ＯＲゲート１５３に“１”
を生ぜしめる。“ＹＥＳ”の信号が、ＡがＡＥに一致し
たとき、あるいはＮＥＷ ＮＯＴＥ信号が存在すると
き、あるいはノートレリーズ（ｎｏｔｅｒｅｌｅａｓ
ｅ）信号がノートレリーズ検出システムによって供給さ
れて存在するとき生じる。このノートレリーズ検出シス
テムは本発明者の１９７５年１０月６日付出願の米国特
許第４０２２０９８号「鍵盤スイッチ検出と割当装置」
（特開昭５２−４４６２６）に記載されているようなも
のである。ＮＥＷ ＮＯＴＥ信号はまたノートレリーズ
検出信号によって供給される。

【００５６】図１１はエンベロープフェーズイニシァラ
イザ２７を構成する論理回路を示している。この回路の
本質的機能は、表１に記載されているようにあるフェー
ズに対する初期値Ａ０を発生することと、初期値Ａ０が
選択ゲート２４によって現在の演算値Ａ′に対して代用
されているときに“ＩＮＩＴ”信号を発生することであ
る。

【００５７】図１１では２進数Ａ０１のために１３本の
ラインを与えている。これらはＡ０１＝１／２５６に選
ばれている例示の場合には、余分なものを削除できる
が、回路としてはＡ０１の他の選ばれた値に対応する、
より一般的な場合に対して示されている。

【００５８】インバータ１６０，１６１および１６２は
ＡＮＤゲート１６３，１６４および１６５と関連して入
力フェーズ状態信号Ｓの２進数状態を複号化して単一の
１０進数状態にする。ＡＮＤゲート１６３はエンベロー
プフェーズシフトレジスタ１４からゼロのフェーズ状態
が読み出されたとき、フェーズ状態０を複号化して
“１”の信号をライン１７９上に出現させる。ライン１
７９上の“１”の信号は、ビットＡ０１３，Ａ０１２，
……Ａ０１をＡＮＤゲート１６７−１から１６９−１ま
でを経て、出力ライン１７０−１ないし１７０−１３に
移送させる。論理回路１７１を構成する１３組のＡＮＤ
ゲートのうち、３組だけが図１１に明示されている。

【００５９】振幅形状係数Ｈ＝Ｈ５，Ｈ４，Ｈ３，Ｈ
２，Ｈ１は２の補数回路１７２によって値１−Ｈに変換
される。Ａ０１は１／２５６に選ばれているので、値Ａ
０１（１−Ｈ）は８ビット位置の２進右シフトを生じる
２進右シフト回路１７３によって得られる。２の補数回
路１７４はその出力端子に値１−Ａ０１（１−Ｈ）を生
じる。

【００６０】ＡＮＤゲート１６４はフェーズ状態２が存
在するとき、それを複号化してライン１７５上に“１”
の信号を生じる。ライン１７５上の“１”の信号はＡＮ
Ｄゲート１６７−３ないし１６９−３に、出力信号を２
の補数回路１７４から出力信号ライン１７０−１から１
７０−１３まで移送させるので、値１−Ａ０１（１−
Ｈ）がサブシステムの出力となる。

【００６１】２進右シフト回路１７６は、Ｈ５，Ｈ４，
Ｈ３，Ｈ２，Ｈ１を８ビット位置右へシフトして、値Ｈ
Ａ０１を減算器１７７への入力に出現させる。減算器１
７７への第２の入力はＨである。従って出力信号は値Ｈ
（１−Ａ０１）である。

【００６２】ＡＮＤゲート１６５はフェーズ状態４が存
在するとき、それを複号化してライン１７８上に“１”
信号を生じる。ライン１７８上の“１”信号はＡＮＤゲ
ート１６７−２ナイシ１６９−２に、信号Ｈ（１−Ａ０
１）を減算器１７７から出力信号ライン１７０−１ない
し１７０−１３へ移送させる。

【００６３】ＯＲゲート１６６はＡＮＤゲート３７６と
関連して、入力フェーズ状態が状態０，４又は２のいず
れかにあり、かつ“ＹＥＳ”信号がコンパレータ２９に
よって発生していれば、“ＩＮＩＴ”信号を生ぜしめ
る。

【００６４】図１２はチェンジ検出器３１を構成する論
理回路を示す。振幅関数のアタック、デイケイおよびレ
リーズ部分は、３個の別々のクロック信号の手段によっ
て互に独立に計時される。アッパアタッククロック回路
１８１は、状態フェーズ１と２の間、アッパデビジョン
のアタックの速度を制御する。アッパデイケイクロック
回路１８２は、状態フェーズ３と４の間、アッパデビジ
ョンのデイケイの速度を制御する。アッパレリーズクロ
ック回路１８３は、状態フェーズ５と６の間、アッパデ
ビジョンのレリーズの速度を制御する。同様なクロック
信号の組が、ロワーとペダルのデビジョンに対して使用
されている。

【００６５】フリップフロップ１８４は、インバータ１
８５およびＡＮＤゲート１８６とともに、エッジ（ｅｄ
ｇｅ）検出器を構成する。フリップフロップ１８４は、
図１に示された振幅シフトレジスタ１５のそれぞれの新
しい読み出しサイクルの開始時、クロックされる。１２
分周器１８０はシフトレジスタのクロックタイミング信
号を１２分周する。シフトレジスタ内には１２ワードが
存在する。ＡＮＤゲート１８６からの出力信号は、アッ
パアタッククロック信号がエッジ検出器によって受け取
られ、かつ振幅シフトレジスタ１５の先行する読み出し
操作で無信号であったならば、“１”となる。同様なエ
ッジ検出器が、全部の他のエンベロープクロックタイミ
ング信号と関連して用いられている。

【００６６】図１２はインバータ１８７，１８８，１８
９およびＡＮＤゲート１９０ないし１９５からなる、フ
ェーズ状態の２進から１０進への複号化論理回路を示し
ている。状態１ないし６がエンベロープフェーズシフト
レジスタ１４から読み出されているとき、各ＡＮＤゲー
トの出力は“１”になる。

【００６７】ＡＮＤゲート１９６は、アッパアタックク
ロック信号が前のシフトレジスタ走査以後生じており、
かつフェーズ状態１あるいは２がエンベロープフェーズ
シフトレジスタ１４から読み出されていれば、“１”信
号をＯＲゲート１９９を通じてＡＮＤゲート２００へ移
送させる。

【００６８】ＡＮＤゲート１９７は、アッパデイケイク
ロック信号が前のシフトレジスタ走査以後生じており、
かつフェーズ３または４のいずれかが読み出されていれ
ば、“１”信号をＡＮＤゲート２００へ移送させる。

【００６９】ＡＮＤゲート１９８は、アッパレリーズク
ロック信号が前のシフトレジスタ走査以後生じており、
かつフェーズ状態５または６のいずれかが読み出されて
いれば、“１”信号をＡＮＤゲート２００へ移送させ
る。

【００７０】ＯＲゲート２０１は、ＤＩＶ信号がＵ、ア
ッパデビジョンに対応して複号化されており、かつ状態
１ないし６のどれかが読み出されたとき、アッパデビジ
ョンタイミングクロック信号のどれかが状態移送を生じ
ていれば、“１”の信号をライン２０３上に出現させ
る。このライン２０３上に出現する信号がＣＨＡＮＧＥ
信号である。“１”がライン２０３上に現われるとＡＮ
Ｄゲート２０５−２ないし２１３−２はデータビット
Ａ′１ないしＡ′１３を、出力ビットＡ″１ないしＡ″
１３として出現させる。“０”がＯＲゲート２０１によ
って移送されると、インバータ２０２は“１”をライン
２０４上に出現させる。ライン２０４上の“１”は、Ａ
ＮＤゲート２０５−１ないし２１３−１にデータビット
Ａ１ないしＡ１３を移送させて、出力ビットＡ″１ない
しＡ″１３に出現させる。ＡＮＤゲート２０５−１ない
し２１３−１と２０５−２ないし２１３−２とは、振幅
選択ゲート２６の論理回路を構成する。

【００７１】図１４はフェーズ増加部３２を構成する論
理回路を示している。若しＣＨＡＮＧＥ信号がチェンジ
検出器３１によって発生していれば、エンベロープフェ
ーズシフトレジスタ１４から読み出された現在のフェー
ズ状態をあらわす２進数Ｓ３，Ｓ２，Ｓ１に加算器２２
０は“ＹＥＳ”信号を加算する。ＮＡＮＤゲート２２１
は、加算器２２０がＳ′３＝Ｓ′２＝Ｓ′１＝１からな
る状態７を生じれば、“０”信号をつくる。ＮＡＮＤゲ
ート２２１によって“０”が生ずれば、ＡＮＤゲート２
２２，２２３，および２２４は“０”信号を発生するの
で、不要な状態７は状態０に変換される。状態０は図１
に示された一連のシフトレジスタにおける割り当てられ
ていない音に対応する。

【００７２】楽音発生器の数が鍵盤スイッチの数より少
ない鍵盤楽器は、全部の楽音発生器が割り当てられてい
るのに拘らず新たな鍵が作動されると、ほとんど好まし
くない状態におちいる。係る“無音”状態は、楽器の１
つ又はそれ以上のデビジョンが、“サスティン”と通常
呼ばれる楽音的効果を生じるために、おそいレリーズを
使用しているときに、さらに悪い状況になる。（この
“サスティン”の語は、本発明中で、エンベロープ振幅
関数の名目的な平坦部分を表示するために用いられてい
る同じ言葉と混同されるべきではない。）図１５に示さ
れたシステム論理ブロック２３０は、さもなければ困っ
た無音の条件を除去する１方法である。この無音の条件
は本発明による出願の、米国特許第４０８５６４４号
「複音シンセサイザー」（特開昭５２−２７６２１）に
記載された形式の楽音発生器において生じるものであ
る。

【００７３】エンベロープフェーズシフトレジスタ１４
から各フェーズ状態が読み出されるにつれて、それは複
号化され、フェーズ状態６，５および４は関連するデビ
ジョン状態数とともに、フェーズ状態メモリ２３０に蓄
積される。全部の利用できる楽音発生器が割り当てられ
ていて、新たな楽音スイッチが動作すると、“ＤＥＭＡ
ＮＤ”信号が生じてフェーズ状態メモリ２３０への入力
データとして現われる。対応するデビジョン上のどの音
がフェーズ状態６にあるかを決定するために検索が行わ
れる。もしもフェーズ状態６に何もないと、次に５が、
そして次に４が調べられる。制御の優先性はフェーズ状
態６，５，４にある。かかる音が見出されると、ＮＡＵ
（Ｎｏｔｅ Ａｖａｉｌａｂｌｅ Ｕｐｐｅｒ、アッパ
デビジョンに対応したＤＥＭＥＮＤ信号）がつくられ
る。ＮＡＵはＡＤＳＲクロック回路２３３をアッパデビ
ジョンに関連して周波数を増加させ、従って速かに関連
する音にそのレリーズを終了させ、新しい音が速かに楽
音発生システムに割り当てられることを許す。もしも音
がフェーズ状態４にあると、ＮＯＴＥ ＲＥＬＥＡＳＥ
信号が自動的に生じ、フェーズ状態は５に増加される。

【００７４】図１６は、フェーズ状態複号器２３２とフ
ェーズ状態メモリ２３０を構成する論理回路を示してい
る。インバータ２３４と２３５は、ＡＮＤゲート２３
６，２３７および２３８と関連してフェーズ状態４，
５，６を複号化し、かつフェーズ状態複合器２３２を構
成する。

【００７５】エンベロープフェーズシフトレジスタ１４
からの出力ＳがＡＮＤゲート２３６によって複号化され
てフェーズ４であり、かつデビジョン信号ＤＩＶがＵ
（アッパデビジョン）であれば、ＡＮＤゲート２３９は
フリップフロップ２４０をセットさせる。

【００７６】同様に、状態５がＡＮＤゲート２３７によ
って複号化され、かつＤＩＶ＝Ｕであれば、ＡＮＤゲー
ト２４１はフリップフロップ２４２をセットさせる。状
態６がＡＮＤゲート２３８によって複号化され、かつＤ
ＩＶ＝Ｕであれば、ＡＮＤゲート２４３はフリップフロ
ップ２４４をセットさせる。

【００７７】シフトレジスタのどれか一回の完全な走査
でフェーズ状態６が検出されると、フリップフロップ２
４４がセットされ、“１”信号がライン２４９にあらわ
れる。それはＳＦＵ２＝１である。フェーズ５が検出さ
れてフェーズ６が検出されないと、ＡＮＤゲート２４６
はＳＦＵ１＝１にさせる。

【００７８】シフトレジスタのどれかの操作で、状態
４，５あるいは６のいずれかがアッパデビジョンに割り
当てられていることが検出され、かつ“ＤＥＭＡＮＤ”
信号が存在すると、ＡＮＤゲート２４８とＯＲゲート２
４７は“ＳＥＡＲＣＨ ＵＰＰＥＲ”信号をライン２５
０上に生じさせる。デビジョンシフトレジスタ１３から
読み出される各デビジョン番号に対してＡＮＤゲート２
５１−１，２５１−２，２５１−３およびＯＲゲート２
５４はＴ３＝１を発生する。

【００７９】ＤＩＶがＵに一致すると、ＡＮＤゲート２
５２−３とＯＲゲート２５５はＳＦＵ２をＴ２に移送す
る。同様にＤＩＶがＵに一致すると、ＡＮＤゲート２５
３−３とＯＲゲート２５６はＳＦＵ１をＴ１に移送す
る。

【００８０】類似のゲートと論理回路が、ロワーとペダ
ルデビジョンに対して示されている。これらの機能はア
ッパデビジョンの対応部分に対して述べたところと同じ
である。

【００８１】Ｔ３，Ｔ２，Ｔ１は、アッパマニュアルに
対するフェーズ状態のうち、状態５より優先性を有する
状態６と、状態４より優先性を有する状態５を伴った、
シフトレジスタ操作の期間中に読み出された状態をあら
わす。優先性を有する状態だけがＴ３，Ｔ２，Ｔ１に移
送される。同様な優先性を有する状態の移送が、デビジ
ョン状態Ｌ（ロワー）とデビジョン状態Ｐ（ペダル）が
デビジョンシフトレジスタ１３から読み出されるときに
生じる。

【００８２】優先性を有する状態Ｔ３，Ｔ２，Ｔ１は、
コンパレータ２５７で、現在読み出されているフェーズ
状態Ｓ３，Ｓ２，Ｓ１と比較される。比較が同一状態で
あることを示すと、“ＥＱＵＡＬ”信号がつくられる。

【００８３】“ＥＱＵＡＬ”信号が生じて、かつ“ＳＥ
ＡＲＣＨ ＵＰＰＥＲ”信号がライン２５０上に存在す
ると、ＡＮＤゲート２５８はＮＡＵ信号をライン２５９
上につくる。ＮＡＵがライン２５９上にあらわれると、
アッパデビジョンと関連するＡＤＳＲクロック回路がそ
の周波数を増加せしめられるので、対応する音は速かに
フェーズ状態６の終期に移行させられ、それ故にその関
連する楽音発生回路は、“ＤＥＭＡＮＤ”信号の発生を
ひき起こした音にとって利用できるものとされる。信号
ＮＡＵと、ロワーおよびペダルデビジョンに対するその
対応部分の信号ＮＡＬとＮＡＰは、図１７に示されるご
とく、ＮＯＴＥ ＲＥＬＥＡＳＥ信号を自動的につくる
ために用いられ、そしてこの信号は、もしも音が状態４
にあれば、状態４を終了させ、その状態を状態５に増加
させる。ＮＡＵはまた、アッパデビジョンに関連するフ
ェーズ状態フリップフロップ２４０，２４２および２４
４をリセットするために用いられる。

【００８４】新しい振幅関数値はそれが発生されると、
図１のシステム１０に対して示されたように、ライン１
２を経て振幅利用手段に供給される。振幅利用手段は、
ドイツチエによって米国特許第３８０９７８６号に述べ
られているように、ＡＤＳＲ振幅関数を高調波係数の積
を形成するための２進乗算器で構成できる。本発明は、
米国特許第４０８５６４４号「複音シンセサイザー」に
振幅利用手段を記載した。後者のシステムにおいては、
２進のＡＤＳＲ振幅関数信号に変換される。得られたア
ナログ信号はＤ−Ａ（ｄｉｇｉｔａｌ ｔｏ ａｎａａ
ｌｏｇ）変換器の方法によってアナログ信号は、次に第
２のＤ−Ａ変換器のリフアレンス電圧として用いられ
る。第２のＤ−Ａ変換器の機能は、楽音波形をあらわす
２進デジタルデータワードを、音響システムを駆動する
のに適したアナログの楽音波形に変換することである。
これらの振幅利用手段のいずれにおいても、タイムシェ
アリングの対策がなされているので、ＡＤＳＲエンベロ
ープ発生器は多音（ｐｏｌｙｐｈｏｎｉｃｔｏｎｅ）発
生システムと関連して使用されることができる。

【００８５】振幅値Ａをあらわすために使用されている
１３ビット全部を変換することは普通必要でない。この
ビット数は、振幅値の小さな増加における丸め誤差を生
じさせないように使用したものである。振幅値Ａの最上
位ビット８ビットだけを上述のＤ−Ａ変換器の手段でア
ナログ信号に変換するのが有利である。

【００８６】図１に示されたシステム１０は、システム
論理ブロック手段である正アタック回路２７０によって
もたらされる“正アタック”特性を含む。この論理ブロ
ックは、曲線形状パラメータＨの選ばれた値と、振幅シ
フトレジスタ１５から読み出された振幅Ａの現在の値と
を比較する。現在の振幅関数がエンベロープフェーズ状
態Ｓ＝４に対応し、かつＡ＝Ｈであれば、鍵盤検出と割
当器システムから受け取られたレリーズ信号ＮＲに対応
して、“ＮＯＴＥ ＲＥＬＥＡＳＥ”信号がつくられ
る。“ＮＯＴＥ ＲＥＬＥＡＳＥ”信号は前述のように
コンパレータ２９によって使用される。もし、状態Ｓが
１，２、あるいは３のいずれかであり、かつＡがＨに等
しくないならば、ＮＲ信号は特定の音が、前述のように
対応するデビジョンのアタックタイミングクロックによ
って、正規の形式で、フェーズ状態４に進みかつＡ＝Ｈ
である振幅関数を有する時まで一時記憶メモリに保持さ
れ、その時ＮＯＴＥ ＲＥＬＥＡＳＥ信号がつくられ
る。

【００８７】図１７は正アタック回路２７０のサブシス
テム論理ブロックを構成する論理回路を示している。Ｅ
Ｘ−ＯＲゲート２７１−１ないし２７１−５は、ＡＮＤ
ゲート２７２−１ないし２７２−３と関連して、２進デ
ータ信号コンパレータを構成する。このコンパレータ
は、スケール選択部３５（図１）から読み出されたＨの
選ばれた値と、振幅シフトレジスタ１４から読み出され
た現在の状態フェーズＳが値Ｓ＝４を持ち、かつコンパ
レータが等しいことを示せば、“１”信号を発生する。
正アタックシフトレジスタ２７４は１２個の１ビットワ
ードを有するシフトレジスタである。これらの各ワード
は、図１に示された前述の他のシフトレジスタに含まれ
たワードに対応する。

【００８８】ＡＮＤゲート２７６は、ＡＮＤゲート２７
３からの出力が“１”であり、かつＯＲゲート２７８を
経て伝送された正アタックシフトレジスタ２７４から読
み出された現在のワードが“１”であれば、“ＮＯＴＥ
ＲＥＬＥＡＳＥ”信号を発生する。“ＮＯＴＥ ＬＥ
ＲＥＡＳＥ”信号がつくられなければ、インバータ２７
７は“１”信号をＡＮＤゲート２７５へ送る。ビットＨ
５，Ｈ４，Ｈ３，Ｈ２，Ｈ１のいずれかが、Ｈがゼロで
ないことをあらわして“１”であれば、ＯＲゲート２７
９は“１”信号をＡＮＤゲート２７５へ送る。従って正
アタックシフトレジスタから読み出された現在の蓄積デ
ータが“１”であるか、あるいはＮＲが楽音検出と割当
器から受け取られ、Ｈがゼロでなく、ＮＯＴＥ ＲＥＬ
ＥＡＳＥが生じていなければ、ＡＮＤゲート２７５は
“１”信号を生じ、これは正アタックシフトレジスタ２
７４に蓄積される。上述の条件が生じなければ、“０”
信号がこのシフトレジスタに蓄積される。

【００８９】図１９に示すシステム２９０は、図１のシ
ステム１０を実現するための他の手段である。システム
２９０は、振幅曲線パラメータをＨの数個の選ばれた値
に限定することによって、システム１０で使われた演算
方式の計算のいくつかを回避したものである。これらの
値はＨ＝１／２，Ｈ＝１およびＨ＝０を使用するのが便
利である。表３を観察することによって、説明されてい
るＨ＝１／２の場合に対し、２進デジットで表わされた
振幅のビットがより簡潔な数列として生じることが示さ
れている。システム２９０は簡潔なビット数列を利用す
るための手段である。Ｈの他の値も実施できるが、音楽
的に最も有効な場合であるＨ＝１／２，Ｈ＝１およびＨ
＝０が特に簡潔であって、しかも本質的に同じ論理回路
を必要とするのである。

【００９０】図１９のシステム２９０において、フェー
ズ状態複号器２９１はエンベロープフェーズシフトレジ
スタ１４から読み出されたフェーズ状態に対する２進数
Ｓを複号化する。状態決定論理回路２９２は、振幅シフ
トレジスタ１５から読み出された現在の振幅データ、フ
ェーズ状態複号器２９１によって複号化された現在のフ
ェーズ状態データ、デビジョンシフトレジスタ１３から
のＤＩＶ信号、現在のデビジョンのデータに対するＨの
選ばれた値、および正のアタック回路２７０からのＮＯ
ＴＥ ＲＥＬＥＡＳＥ信号を受け取る。これらのデータ
を用いて、状態決定論理回路２９２は表４に記載された
演算方式を利用して更新された振幅値Ａ′を形成し、か
かる変化が要求されたとき、フェーズ状態を変化させる
ため、データを供給する。

【００９１】図２０と図２１は、フェーズ状態複号器２
９１、状態決定論理回路２９２およびフェーズ状態増加
部２９３を実施するために使用される論理回路を示して
いる。この論理回路は表４を実施する手段である。イン
バータ２９５，２９６，２９７はＡＮＤゲート２９８−
１ないし２９８−６とともに、２進フェーズデータ信号
Ｓ＝Ｓ１，Ｓ２，Ｓ３からフェーズ状態Ｐ１，Ｐ２，Ｐ
３，Ｐ４，Ｐ５，Ｐ６を複号化するための、２進１０進
変換器を構成する。

【００９２】ゲート論理回路２８１は、ライン３０７，
３０８，３０９を経てＨの値を状態決定論理回路の残り
の部分へ移送するための手段を与える。その結果、Ｈの
値はアッパ、ロワー、およびペダルデビジョン上で演奏
される音に対する、演奏者によって選ばれた値になる。
ＤＩＶがＵ（アッパ）デビジョンに対応するときは、Ａ
ＮＤゲート３０１−１，３０２−１および３０３−１は
アッパデビジョンに対し、予め選択されたＨの値をライ
ン３０７，３０８，３０９のうちの１つに移送する。Ａ
ＮＤゲート３０１−２，３０２−２および３０３−２
は、ロワーデビジョンに対し予め選択されたＨの値を、
ライン３０７，３０８，３０９のうちの１つに移送す
る。ＤＩＶがＰ（ペダル）デビジョンに対応するとき
は、インバータ２９９−１および２９９−２は、ＡＮＤ
ゲート３００とともに、Ｐデビジョン信号を複号化し、
ＡＮＤゲート３０１−３，３０２−３および３０３−３
は、ペダルデビジョンに対して予め選ばれたＨの値を、
出力ライン３０７，３０８，３０９のうちの１つへ移送
する。

【００９３】図２１に示された論理回路は、曲線形状パ
ラメータＨがすべてのデビジョンに対してＨ＝１になる
ように選ばれた状態に対し、最初に述べる。演算方式
は、アッパデビジョン上で演奏される単一の音に対して
述べる。１２音への拡張は自明である。

【００９４】楽器の鍵盤上で１つの音が検出されると、
“ＮＥＷ ＮＯＴＥ”信号が発生する。表４は、すべて
の新しい音に対して蓄積されている振幅は初めの状態Ａ
２＝１にされ、すべての他のビットは“０”に等しく、
フェーズ状態はＰ１（フェーズ１）にさせられることを
示している。この初めの状態にすることは、ＮＥＷＮＯ
ＴＥ信号“１”をＯＲゲート３１２−２を経て受け取っ
ているＡＮＤゲート３２０−１に、ＯＲゲート３２５を
経て移送されるＰ６＝１によってなし遂げられる。結果
的に、Ａ′２に対して“１”信号がライン３２４−２上
にあらわれ、すべての他のＡ′ｊビットは“０”であ
る。このＡ′の値は振幅シフトレジスタ１５に蓄積され
る。図２０では、ＮＥＷ ＮＯＴＥ信号はＯＲゲート３
２７と３３１を経て移送されて、状態ビットＳ′１＝１
とする。他の出力ＯＲゲート３３３と３３５は入力信号
を有しないので、結果的に、新しいフェーズ状態はＳ＝
０，０，１即ちフェーズ状態１にされている。

【００９５】次の時刻に、Ａ′の蓄積されている値が振
幅フェーズシフトレジスタから読み出され、それは現在
の振幅値Ａを示す。楽音は今、フェーズ状態Ｐ１にあ
り、その結果ＯＲゲート３２６は“１”信号を通過さ
せ、“１”信号はＡＮＤゲート３１４−３ないし３２０
−３に送られる。この“１”信号の存在はデータビット
Ａ９……Ａ１の２進左シフトをひき起す。たとえば、信
号Ａ２＝１はＯＲゲート３１０−２を経てＡＮＤゲート
３１９−３に移送され、その結果ライン３２４−３上に
信号Ａ′３＝１としてあらわれる。これは１データビッ
ト位置の左シフトである。

【００９６】フェーズ状態１のステップ中で連続する動
作は、Ａ３＝１となる時間まで継続的な左シフトをひき
起こすことによって同じやり方で続き、そして出力ライ
ン３２４−９に移送されて、Ａ′９＝１とする。この瞬
間に、ＡＮＤゲート３３８はＧＯ ＴＯ Ｐ２信号をつ
くる。なぜならば、その第１の入力信号はＡ′９＝１で
あり、Ａ′８＝０なのでインバータ３３７は第２の入力
信号を“１”にし、第３の入力信号はＰ１＝１だからで
ある。図２０において、ＧＯ ＴＯＰ２は１であり、そ
れはＳ′２を“１”にし、そしてＳ′１＝Ｓ′３＝０な
ので状態Ｓ＝２の信号が発生しエンベロープフェーズシ
フトレジスタ１４に蓄積される。

【００９７】Ｕデビジョンの音は調べられて、今度はフ
ェーズ状態Ｐ２におかれる。図２１で、ＯＲゲート３２
５はＰ２＝１の信号を、それがＡＮＤゲート３１４−１
ないし３２１−１に到着したとき、移送する。

【００９８】

【表４】

【００９９】同様にＰ２＝１の信号がＡＮＤゲート３１
１−１ないし３１１−８に加えられる。Ａに対するすべ
てのビット位置は、Ａ９＝“１”をのぞいては“０”で
ある。ＯＲゲート３４１はＰ２＝１の信号をＡＮＤゲー
ト３４２の１入力へ通過させる。ＡＮＤゲート３４２の
第２の信号はＡ９＝１であり、その結果、“１”信号が
ＡＮＤゲート３４２によってつくられて、ＯＲゲート３
１２−８およびＡＮＤゲート３１４−１を経てライン３
２４−８へ移送されてＡ′８＝１をつくる。Ｐ２＝１信
号は、ＯＲゲート３４３と３４４を経て出力ライン３２
４−９へ移送され、それによってＡ′９＝１を生じる。
Ａ′ビット位置のすべての残りは“０”になる。この状
態は表３に掲げられたステップ９に対応する。故に結果
としてＡ′９＝Ａ′８＝１となり、フェーズ状態Ｐ２に
ある音に対する次のステップの期間中、前節の動作が繰
り返される。さらにＡ８が“１”なので、この信号はＯ
Ｒゲート３１２−７とＡＮＤゲート３１５−１を経てラ
イン３２４−７に移送されてＡ′７＝１をつくる。

【０１００】前述の動作は連続するステップに対して繰
り返されて、ステップ９ないし１７に対して表３に示さ
れたビット位置のシーケンスを生じる。ステップ１７に
おいて、Ａ′のすべてのビット値は“１”になる。この
状態はＡＮＤゲート３４５，３４６および３４７の樹枝
状結合によって検出されてＧＯ ＴＯ Ｐ３信号を発生
させる。図２０において、ＧＯ ＴＯ Ｐ３がつくられ
ているので、それはＯＲゲート３３３を経てＳ′２＝
“１”にし、ＯＲゲート３３１を経てＳ′１＝“１”に
する。従ってＳ＝０，１，１即ちフェーズ状態３が蓄積
状態となる。

【０１０１】フェーズ状態Ｐ３およびＨ＝１の期間中、
ＡＮＤゲート３４８は、“１”信号をＡＮＤゲート３１
２−２ないし３２１−２の１入力とする。従って入力信
号Ａ１ないしＡ８は、ＯＲゲート３１０−１ないし３１
０−８およびＡＮＤゲート３１４−２ないし３２１−２
を経て出力ラインに移送され、故に各入力ビット位置は
変化しないで出力ビット位置ラインに移送される。Ａ９
＝１はまたＡＮＤゲート３４０と３１３−２を経てＡ′
９へ変化しないで移送される。結果的に、フェーズＰ３
の各ステップに対して、振幅関数はその最大値にとどま
る。楽音は演奏者がその音をレリーズするまで状態３に
とどまる。このレリーズは楽音検出と割当器によって検
出され、ＮＯＴＥ ＲＥＬＥＡＳＥ信号を発生する。

【０１０２】図２０において、ＮＯＴＥ ＲＥＬＥＡＳ
Ｅが存在すると、ＯＲゲート３２９と３３５はＳ′３＝
１にする。ＯＲゲート３２７と３３１は同様にＳ１＝１
にする。Ｓ′２＝０であるから従ってシステムはフェー
ズ５；Ｐ５＝１におかれる。

【０１０３】図２１に示すフェーズ状態Ｐ５＝１のため
の論理回路は、表３のステップ１ないし１６に対する論
理を、逆の順序でくり返す。Ｐ５＝１に対して、ＯＲゲ
ート３２６は、ＡＮＤゲート３１４−３ないし３２０−
３への１入力として“１”信号を出す。Ｈ＝１、および
Ｐ５＝１なので、ＡＮＤゲート３４９は“１”信号をつ
くり、それはＯＲゲート３５０を経てＡＮＤゲート３１
３−３に対する信号入力の１つとしてあらわれる。第２
の信号は、Ａ８＝１であり、これはＯＲゲート３１０−
８を経て移送される。故にＡＮＤゲート３１３−３によ
って“１”の信号が生じ、出力ライン３２４−９に移送
されてＡ′９＝１を作る。Ａ１ないしＡ７のすべてのビ
ットは、対応する出力データビットＡ′２ないしＡ′８
に対する左２進シフトとして移送される。信号Ａ′１は
“０”になる。新しい結果は表３にステップ１５に対し
て示された２進ビットパターンである。

【０１０４】フェーズ状態５およびＡ＝１にする、おの
おのの連続するステップに対して、Ａの左シフトが生じ
る。フェーズ状態５は、入力データビットがＡ９＝１を
有し、かつすべての他の入力ビット位置が“０”を有す
るとき、終了する。この状態はＡＮＤゲート３５１によ
って検出される。ＡＮＤゲート３５１はその３入力信号
に対して“１”を有し、故に“１”信号が生じてＡＮＤ
ゲート３５３にＯＲゲート３５２を経て送られる。Ｐ５
＝１なので、ＡＮＤゲート３５３は“１”信号をＯＲゲ
ート３５４へ送り、それによってＧＯ ＴＯ Ｐ６信号
をつくる。

【０１０５】図２０において、ＧＯ ＴＯ Ｐ６信号が
“１”のときは、Ｓ′８＝Ｓ′２＝１かつＳ′１＝０と
なって、フェーズ状態値Ｓ＝６をエンベロープフェーズ
シフトメモリ中におく。前述のごとく、Ｐ６＝１かつＨ
＝１のとき、図２１に示される論理回路は、Ａ′を入力
データＡの２進右シフトにする。これらの２進右シフト
は、フェーズ状態６の各ステップに対し出力振幅Ａ′＝
０になるまで行われる。このステップにおいて、システ
ム２９０は対応する楽音またはＡ検出論理のゼロ値のた
めに、フェーズ状態６において無限に動作し続けること
ができる。ここでＡ検出論理は、その音に割り当てられ
た論理は、新しく動作した音に対して再び割り当てられ
ていることができるということを表わすために、楽音検
出と割当器による使用のために、“レリーズの終期”信
号を供給するために使用されたものである。

【０１０６】次に図２０と図２１に示される論理回路は
値Ｈ＝１／２が選ばれたデビジョンで楽音が演奏される
場合について述べられている。フェーズ１と２に対して
は、同じフェーズとＨ＝１に対して前述したステップが
繰り返される。

【０１０７】ステップ１６に到着すると、システムは再
びフェーズ状態３におかれる。Ｈ＝１／２であるので、
フェーズ状態３におけるステップは、Ｈ＝１のときの状
態に対して前述したところとは異なる。Ｐ３＝１なの
で、ＯＲゲート３２６は“１”信号をＡＮＤゲート３１
４−３ないし３２０−３への入力の１つとしてひきおこ
す。ビットＡ１＝１はライン３２４−１に移送されない
ので、故にＡ′１＝０である。ビット位置Ａ１ないしＡ
７は１位置の左２進シフトを受けて、対応する出力ビッ
トＡ′２ないしＡ′３としてあらわれる。“１”の信号
がＯＲゲート３５０を経てＡＮＤゲート３１３−３に移
送される。従って入力ビットＡ８＝１はＯＲゲート３４
４を経てＡ′９へ左シフトされる。

【０１０８】上記の左シフト動作は、フェーズ状態３の
各ステップに対しＨ＝１／２の間繰り返される。フェー
ズ状態３の終わりは、Ａ９＝Ａ８＝１かつＡ７＝０のと
き検出される。この状態はＡＮＤゲート３５５によって
検出され、ＡＮＤゲート３５５はＧＯ ＴＯ Ｐ４信号
を発生しＯＲゲート３５７を経て移送される。

【０１０９】図２０の状態論理回路は、ＧＯ ＴＯ Ｐ
４信号がＳ′３＝１かつＳ′２＝Ｓ′１＝０とし、そし
てこれはその音に対してフェーズ状態を状態４におくこ
とを示している。

【０１１０】Ｐ４＝１のとき、図２１のＯＲゲート３２
５は、“１”信号をＡＮＤゲート３１４−１ないし３２
１−１におく。ＯＲゲート３１２−７ないし３１２−１
と関連して、結果は入力データビットＡ８ないしＡ２右
２進シフトであり、これは対応する出力データビット
Ａ′７ないしＡ′１としてあらわれる。ライン３２４−
８にはデータが移送されないのでＡ′８＝０である。Ａ
ＮＤゲート３５４Ａは両入力に対して“１”信号を有す
る。従って“１”信号がＯＲゲート３４４を経て出力デ
ータライン３２４−９へ移送されて、Ａ′９＝１とす
る。結果は表３にステップ２５に対して示された２進ビ
ットパターンとなる。

【０１１１】フェーズ状態４のステップの残りに対し
て、同じ動作が上述のごとく繰り返される。右２進シフ
トがなし遂げられ、Ａ′９は“１”の値に保たれる。そ
の音が楽器上で作動せしめられる限りフェーズ４は続
く。ステップ３２で一定の状態に達し、そのときＡ′９
＝１であり、すべての他のビット位置は“０”である。

【０１１２】音がレリーズされると、Ｐ５＝１の信号が
Ｈ＝１である状態に対し前述したように生じる。Ｐ５＝
１のとき、ＯＲゲート３２６は“１”信号をＡＮＤゲー
ト３１４−３ないし３２０−３の１入力に移送する。Ａ
ＮＤゲート３５８を経て移送されたＮＯＴＥ ＲＥＬＥ
ＡＳＥ信号は、入力データＡ８ないしＡ１のすべての値
を、ＯＲゲート３１０−１ないし３１０−８を通ずる信
号移送によって、効果的に“１”とする。かくしてＡ１
ないしＡ７の“１”ビットは左シフトされて、出力デー
タビットＡ′２ないしＡ′８としてあらわれる。Ａ′１
は、信号が出力データライン３２４−１に移送されない
ので“０”である。同様にＡ′９は、Ｐ５＝１およびＨ
＝１に対し出力データライン３２４−９に信号が移送さ
れないので“０”である。

【０１１３】フェーズ状態５の残りステップに対して、
同じ動作が上述のごとく繰り返される。即ち左２進シフ
トが各ステップごとに行なわれ、一方、Ａ′９は“０”
を保つ。

【０１１４】Ｈ＝１／２に対してフェーズ６に入る。こ
のとき表３にステップ４０８に対して示したごとく、
Ａ′８＝１およびＡ′７＝０である。この状態はＡＮＤ
ゲート３５９によって検出され、ＡＮＤゲート３５９は
検出信号をＯＲゲート３５２を経てＡＮＤゲート３５３
へ移送する。現在の状態値がＰ５なので、ＡＮＤゲート
３５３は“１”信号をＯＲゲート３５４へ送り、従って
ＧＯ ＴＯ Ｐ６信号を生じ、これは図２０に示すごと
くＳ′３＝Ｓ′２＝１およびＳ′＝０にする。

【０１１５】フェーズ状態６の間、ＯＲゲート３２５は
ＡＮＤゲート３１４−１ないし３２１−１の１入力に
“１”信号を送らせる。結果的に、Ｈ＝１の場合に対し
て前述したごとく、フェーズ状態６の各ステップに対し
て、出力Ａ′は入力２進データＡの１ビット位置の右２
進シフトである。

【０１１６】図２０および図２１に示す論理回路は、次
にそれに対して値Ｈ＝０が選ばれた音に対して吟味され
る。図２０に示される論理回路の吟味は、Ｈ＝０の場合
の間、フェーズ状態１と２に対するステップは、前述し
たごとくＨ＝１／２のとき同じフェーズ状態のステップ
のためのそれと同じであることを立証する。その上フェ
ーズ状態３の終期の検出とフェーズ状態３の形成および
信号Ｐ３＝１の発生はまた、Ｈ＝１／２のときの状態と
同じである。フェーズ状態３のステップとＨ＝０の間、
入力データの組Ａの左２進シフトはＨ＝１／２の場合に
対すると同じやり方で生じる。

【０１１７】Ｈ＝０に対して、フェーズ状態３の終期は
Ａ′０＝１およびＡ′８＝０のときおこる。この終期の
状態はＡＮＤゲート３５６によって検出され、ＡＮＤゲ
ート３５６は“１”信号を生じ、ＯＲゲート３５７によ
って移送されたとき、ＧＯＴＯ Ｐ４信号となる。

【０１１８】Ｈ＝０に対してフェーズ状態４の間、ＯＲ
ゲート３２５はＡＮＤゲート３１４−１ないし３２１−
１の１入力端子に“１”信号を移送する。かくして前述
のごとくフェーズ状態４の各ステップに対して、入力デ
ータＡの右シフトは出力データＡ′に移送される。

【０１１９】Ｈ＝０に対しフェーズ状態４の終期は出力
振幅Ａ′のすべてのビットが“０”であるとき生じる。
この終期の状態はＮＯＲゲート３６０によって検出され
る。Ｈ＝０に対し、フェーズ状態５には入らず、システ
ムは直ちにフェーズ状態６におかれて、新しい音の検出
と割り当てを待つ。

【０１２０】ＡＮＤゲート３１６と３６２は正アタック
回路２７０によって使用されるＳＵＳＴＡＩＮ信号をつ
くる。ＡＮＤゲート３６１はＨ＝１およびＰ３＝１の場
合に対してこの信号を生じて、振幅関数がそのアタック
フェーズを終了したことを表わす。同様にＡＮＤゲート
３６２はＨ＝１／２およびＰ４＝１のときＳＵＳＴＡＩ
Ｎ信号を生じる。正アタックはＨ＝０の場合には使用さ
れない。図１７に示された論理回路のあるものは図２０
と図１６に重複しているので、正アタックがシステム２
９０と関連して使用されると、ＡＮＤゲート２７３から
導かれるライン３６５は除去され、ＯＲゲート３６３か
らの“ＳＵＳＴＡＩＮ”信号はＡＮＤゲート２７６に接
続される。さらに、ＯＲゲート２７９から導かれるライ
ン３６６は除去され、信号Ｈ＝０は逆にされ、そしてＡ
ＮＤゲート２７５への置換（ｒｅｐｌａｃｅｍｅｎｔ）
信号入力として使用される。この変更は図１８に示され
る。

【０１２１】システム２９０のための図２１に示された
論理回路は、他の振幅関数曲線を含みかつＨの付加的な
値を与えるために容易に変更できる。飛び越し（ｓｋｉ
ｐ）論理がシステム１０と２９０の両者に用いられて、
選ばれたフェーズ状態を消去させることができる。たと
えば、音楽的効果のためには、フェーズ状態２から状態
５へ直接行くことが望ましい。このような状態飛び越し
は、状態数Ｓが３と４の値を持つのを妨げることによっ
て達成される。

【０１２２】本発明は鍵盤スイッチ検出と割当器との関
連で記述されたが、そのためにかかるシステムに限定さ
れるものではない。以下本発明の実施の態様を列記す
る。

【０１２３】（１）発生される楽音を選択するために、
作動状態と開放状態との間で動作できる打鍵手段を有
し、発生できる楽音の数より多くない多数の楽音発生器
を有する電子楽器において、後に読み出されるべき振幅
変化データを蓄積する第２のメモリ手段と、後に読み出
されるべきフェーズ状態データを蓄積する第３のメモリ
手段と、論理タイミング信号を発生する主クロック手段
と、前記論理タイミング信号に応動し、それにより前記
多数の楽音発生器の同じ構成部分に対応する振幅変化デ
ータ及びフェーズ状態データが前記第２のメモリ手段及
び前記第３のメモリ手段から読み出されるようにするメ
モリ読み出し手段と、振幅変化曲線形状パラメータが選
択されるスケール選択手段と、前記第２のメモリ手段か
ら読み出された振幅変化データと前記第３のメモリ手段
から読み出されたフェーズ状態データと前記選ばれた振
幅変化曲線形状パラメータとに応動して新しい振幅が発
生される第１の演算手段と、前記の選ばれた振幅変化曲
線形状パラメータに応動して初期設定された振幅が発生
され、かつ前記第２及び第３のメモリ手段から読み出さ
れたデータに応じて、前記の新しい振幅と前記初期設定
された振幅との間で選択がなされる第１の決定手段と、
前記の論理タイミング信号に応動して前記新しい振幅変
化又は前記第１の決定手段により選択された初期設定振
幅と、前記第２のメモリ手段から読み出されたデータと
の間で選択がなされ、該選ばれたデータを第２のメモリ
手段に蓄積させる第２の決定手段と、前記第１の決定手
段に応動して前記第３のメモリ手段から読み出されたフ
ェーズ状態データが修正され、かつ第３のメモリ手段に
蓄積されるフェーズ状態修正手段と、前記第２の決定手
段によって選択された前記選ばれたデータが、前記多数
の楽音発生器の前記構成部分によって利用されて、対応
する楽音波形のアタック、デイケイ、サスティン、レリ
ーズ振幅変化に応じたエンベロープを作る振幅利用手段
と、からなることを特徴とし、前記楽器により発生され
る楽音のアタック、デイケイ、サスティン、及びレリー
ズエンベロープ振幅変化の領域をシミュレートするシス
テム。

【０１２４】（２）前記フェーズ状態データは、楽音波
形振幅変化の前記アタック領域の対応する部分を示す多
数のフェーズ状態数と、前記楽音波形振幅変化のデイケ
イ領域の対応する部分を示す多数のフェーズ状態数と、
前記楽音波形振幅変化のレリーズ領域の対応する部分を
示す多数のフェーズ状態数から選ばれた数と、からなる
ことを特徴とする前記第１項記載の電子楽器。

【０１２５】（３）前記打鍵手段は、さらに、前記多数
の楽音発生器の構成部分が作動した鍵に割り当てられ、
該割り当てに応じてニューノート（新しい楽音）信号が
作られ、前記作動した鍵が開放されたときノート（楽
音）レリーズ信号が発生する割り当て手段と、前記ニュ
ーノート信号に応じて前記アタック領域に対応する前記
フェーズ状態数の最小数が前記第３のメモリ手段に蓄積
され、かつ前記ノートレリーズ信号に応じて前記レリー
ズ領域に対応するフェーズ状態数の最小数が前記第３の
メモリ手段に蓄積される初期回路手段と、からなる前記
第２項記載の電子楽器。

【０１２６】（４）前記スケール選択手段は、さらに、
前記振幅曲線形状パラメータの多数の値を蓄積するため
のスケールメモリ手段と、前記振幅曲線形状パラメータ
の選ばれた値が前記スケールメモリ手段から読み出され
る選択制御手段と、からなることを特徴とする前記第１
項記載の電子楽器。

【０１２７】（５）前記フェーズ状態データは、さらに
前記アタック領域に対応するフェーズ状態数１及び２か
ら選ばれた数と、前記デイケイ領域の対応する部分を示
すフェーズ状態数３及び４から選ばれた数と、前記レリ
ーズ領域の対応する部分を示すフェーズ状態数５及び６
から選ばれた数と、を備える前記第３項記載の楽器。

【０１２８】（６）前記第１の演算手段は、さらに、前
記新しい振幅変化Ａ′を次の繰り返し関係式 Ａ′＝ＫＡ＋Ｎ （ただし、Ａは前記第２のメモリ手段から読み出された
前記振幅変化、Ｎ及びＫは一組の一定値から選択された
値）に従って演算する振幅評価（数値計算）回路を具え
る前記第３項記載の楽器。

【０１２９】（７）前記第１の演算手段は、前記新しい
振幅変化Ａ′を次の繰り返し関係式 Ａ′＝ＫＡ＋Ｎ （ただし、Ａは前記第２のメモリ手段から読み出された
前記振幅変化、Ｎ及びＫは一組の一定値から選択された
値であり、前記フェーズ状態数１に対してはＫ＝２及び
Ｎ＝０；フェーズ状態数２に対してはＫ＝１／２，Ｎ＝
１／２；フェーズ状態数３に対してはＫ＝２，Ｎ＝−
１；フェーズ状態数４に対してはＫ＝１／２，Ｎ＝Ｈ／
２；フェーズ状態数５に対してはＫ＝２，Ｎ＝−Ｈ；フ
ェーズ状態数６に対してはＫ＝１／２，Ｎ＝０；かつこ
こで、Ｈは前記スケール選択手段によって選ばれた前記
振幅変化曲線形状パラメータである）に従って演算する
振幅評価（数値計算）回路を備える前記第５項記載の楽
器。

【０１３０】（８）前記振幅評価（数値計算）回路は、
さらに、前記繰り返しの関係式のＫＡ項が、前記第２の
メモリ手段から読み出された前記振幅データＡから、前
記第３のメモリ手段から読み出された前記フェーズ状態
データの、最下位ビットにおける“１”に応じてＡをあ
らわす２進ビットの１ビット位置の左２進シフトを生ぜ
しめ、前記最下位ビットにおける“０”に応じて１ビッ
ト位置の右２進シフトを生ぜしめることによって数値計
算される２進データシフト回路からなることを特徴とす
る前記第７項記載の楽器。

【０１３１】（９）前記第１の決定手段は、さらに、前
記スケール選択手段によって選ばれた前記振幅変化曲線
形状パラメータＨに応動し、また前記第３のメモリ手段
から読み出された前記フェーズ状態データに応動し、こ
こで前記フェーズ状態数１が等しい間は初期状態振幅値
Ａ０１が次ぎの関係式 Ａ０１＝１／２２^-B に従って評価（数値計算）され、ここでＢ＝２^K-1 −１
とＫは前記アタック領域を含む演算ステップの数であ
り、前記フェーズ状態数が３に等しい間は初期状態振幅
値Ａ０３が次の関係式 Ａ０３＝１−Ａ０１（１−Ｈ） ＮＩ従って評価（数値計算）され、前記フェーズ状態数
が５に等しい間は初期状態振幅値Ａ０５が次ぎの関係式 Ａ０５＝Ｈ（１−Ａ０１） に従って評価（数値計算）される初期振幅評価（数値計
算）回路と、前記振幅変化曲線形状パラメータＨと前記
フェーズ状態データに応動し、ここで終期振幅ＡＥｊが
フェーズ状態ｊの間、次の関係式 ＡＥ１＝１／２ ＡＥ２＝１ ＡＥ３＝（１＋Ｈ）／２ ＡＥ４＝Ｈ ＡＥ５＝Ｈ／２ に従って発生される終期振幅評価（数値計算）回路と、
からなることを特徴とする前記第７項記載の楽器。

【０１３２】（１０）前記第１の決定手段は、さらに、
前記第２のメモリから読み出された前記振幅データＡ
が、指数ｊが前記フェーズ状態ｊであるところの前記終
期振幅値Ａ０ｊに等しい時、又は前記新しい楽音（ニュ
ーノート）信号が作られた時、又は前記ＮＯＴＥ ＲＥ
ＬＥＡＳＥ信号が作られた時、ＹＥＳ信号がつくられる
コンパレータ手段と、前記ＹＥＳ信号に応動し、ＹＥＳ
信号が作られ、かつ前記フェーズ状態数が０，２または
４であれば前記初期状態値Ａ０（ｊ＋Ｈ）が選択され、
またＹＥＳ信号が発生されずあるいは前記フェーズ状態
数が１，３または５であれば前記の新しい振幅Ａ′が選
択されるエンベロープイニシャライズ手段と、からなる
ことを特徴とする前記第９項記載の楽器。

【０１３３】（１１）前記主クロック手段は、さらに、
当該多数の各構成部分が前記第３のメモリ手段から読み
出された前記フェーズ状態の各々と関連されうる多数の
周波数調整可能なタイミングクロックからなることを特
徴とする前記第１０項記載の楽器。

【０１３４】（１２）前記メモリ複号化手段は、さら
に、前記第２のメモリ手段と前記第３のメモリ手段に蓄
積されたデータが、前記主クロック手段に応じて繰り返
し読み出され、従って前記多数の楽音発生器の各構成部
分に対応してデータをすべて順序づけるメモリアドレス
回路からなることを特徴とする前記第１１項記載の楽
器。

【０１３５】（１３）前記第２の決定手段は、さらに、
前記多数の周波数を調整できるタイミングクロックの対
応するメンバと関連を有し、該周波数タイミングクロッ
クによって作られた信号が後に読み出されるために蓄積
されるタイミング信号メモリ手段と、前記第３のメモリ
手段から読み出された前記フェーズ状態データに応じ
て、前記信号蓄積手段から読み出された内容から選択が
なされるフェーズ選択手段と、該フェーズ選択手段によ
って選択された前記信号蓄積手段におけるゼロでない値
に応じて、前記エンベロープイニシャライズ手段から前
記の新しい振幅Ａ′が選択され、前記のフェーズ選択手
段によって選択された前記信号蓄積手段におけるゼロ値
に応じて、前記第２のメモリ手段から読み出された前記
データが選択される第２の振幅選択手段と、該第２の振
幅選択手段によって選択されたデータが前記第２のメモ
リ手段に蓄積される蓄積手段と、からなるこを特徴とす
る前記第１２項記載の楽器。

【０１３６】（１４）前記フェーズ状態修正手段は、さ
らに、前記第３のメモリ手段から読み出された前記フェ
ーズ状態データＰが前記エンベロープイニシャライズ手
段によって作られた前記ＹＥＳ信号に応じて、前記の新
しい振幅Ａ′が第２の決定手段によって選択された時、
次の関係式 Ｐ′＝１＋Ｐ（モジュロ６） に従って次に続くフェーズ状態数Ｐ′に増加される増加
手段からなることを特徴とする前記第１０項記載の楽
器。

【０１３７】（１５）前記多数の楽音発生器がアナログ
楽音波形を作り、かつ前記振幅利用手段は、さらに、前
記データをあらわし、前記蓄積手段によって蓄積される
ようにする２進データワードが、前記多数の楽音発生器
による利用のためにアナログ電圧に変換され、従って前
記楽音波形のエンベロープ応答の効果を生じるＤ−Ａ変
換器からなることを特徴とする前記第１３項記載の楽
器。

【０１３８】（１６）前記多数の楽音発生器は、楽音波
形のデジタルサンプルを作り、かつ前記振幅利用手段
は、さらに、楽音波形の前記デジタルサンプルが前記蓄
積手段によって蓄積されたデータをあらわす２進データ
ワードによって重みづけされ、従って前記楽音波形のエ
ンベロープ応答の効果を生じるスケール手段からなるこ
とを特徴とする前記第１３項記載の楽器。

【０１３９】（１７）前記打鍵手段は、さらに、前記多
数の楽音発生器が作動した鍵に割り当てられており、か
つ追加の鍵作動されたときＤＥＭＡＮＤ信号が作られる
割り当て手段を備え、当該組み合わせは、さらに、前記
第２のメモリ手段及び前記第３のメモリ手段に蓄積され
たデータが前記主クロック手段に応じて繰り返され読み
出され、従って、前記多数の楽音発生器の各構成部分に
対応するデータを介して順序づけるメモリアドレス回路
と、１組のフェーズ状態数に対応して前記メモリアドレ
ス回路によって前記第３のメモリ手段から読み出された
前記フェーズ状態データを蓄積するための多数のフェー
ズ蓄積手段と該フェーズ蓄積手段に蓄積された前記フェ
ーズ状態データの間で優先性が確立され、該優先性は最
高位の優先性から最低位の優先性までの範囲を有する優
先性回路手段とからなるフェーズ状態メモリ手段と、前
記ＤＥＭＡＮＤ信号に応じて前記最高位の優先性のフェ
ーズ状態データに対応して前記第２のメモリ手段から読
み出された前記データはゼロ値に初期設定され、対応す
る前記最高位の優先性のフェーズ状態は前記最低位の優
先性に初期設定される初期設定回路と、からなることを
特徴とする前記第２項記載の組み合わせ。

【０１４０】（１８）前記打鍵手段は、さらに、前記多
数の楽音発生器が作動した鍵に対して割り当てられてい
てかつ追加して鍵が作動されたときＤＥＭＡＮＤ信号が
作られ、前記フェーズ状態データがさらに、前記アタッ
ク領域の対応する部分をあらわすフェーズ状態数１と２
から選ばれた数と、前記デイケイ領域の対応する部分を
あらわすフェーズ状態数３と４から選ばれた数と、前記
レリーズ領域の対応する部分をあらわすフェーズ状態数
５とから選ばれた数とからなる割り当て手段とからな
り、当該組み合わせは、さらに、前記のフェーズ状態
４，５及び６に対応する多数のフェーズ蓄積手段からな
るフェーズ状態メモリ手段と、前記フェーズ状態４，５
及び６に応動し、前記第３のメモリ手段から読み出され
たデータが前記フェーズ蓄積手段の対応する構成部分に
蓄積されるフェーズ蓄積回路と、フェーズ状態６に対応
するデータが存在すればそれが選択され、フェーズ状態
５に対応するデータが存在してフェーズ状態６に対応す
るデータが存在しなければ、フェーズ状態５に対応する
データが選択され、フェーズ状態４に対応するデータが
存在してフェーズ状態６とフェーズ状態５に対応するデ
ータが存在しなければフェーズ状態４に対応するデータ
が選択される多数の優先論理回路からなるフェーズ状態
優先回路と、データが前記フェーズ蓄積手段から読み出
されて前記フェーズ状態優先回路によって選択的に選ば
れるフェーズデータ読み出し手段と、前記フェーズ状態
優先回路によって選択的に選択された前記データが前記
第３のメモリ手段から読み出された前記フェーズ状態デ
ータと比較され、比較されたデータが等しければ、ＥＱ
ＵＡＬ信号が発生されるフェーズ状態コンパレータ手段
と、前記ＥＱＵＡＬ信号と前記ＤＥＭＡＮＤ信号に応じ
て前記フェーズ蓄積手段がゼロにリセットされるフェー
ズ初期設定手段と、前記ＥＱＵＡＬ信号に応動し、前記
第２のメモリ手段に蓄積された前記データがフェーズ状
態６の終期に対する振幅変化に対応せしめられる振幅初
期設定手段と、からなることを特徴とする前記第１項記
載の組み合わせ。

【０１４１】（１９）前記振幅初期設定手段は、さらに
前記ＥＱＵＡＬ信号に応じて前記多数の周波数調整可能
なクロックの構成部分が周波数を増加せしめられ、従っ
て対応するフェーズ状態を迅速に前記フェーズ状態６の
成分ステップに完結させる時間速度（タイムレート）回
路手段からなることを特徴とする前記第１８項記載の組
み合わせ。

【０１４２】（２０）後で読み出される前記楽音（ノー
ト）レリーズデータを蓄積するための第４のメモリ手段
と、前記第２のメモリ手段と前記第３のメモリ手段及び
前記第４のメモリ手段に蓄積されるデータが前記主クロ
ック手段に応じて繰り返し読み出され、それによって前
記多数の楽音発生器の各構成部分に対応するデータを介
して、すべて順序づけるメモリアドレス回路と、前記第
３のメモリ手段から読み出された前記フェーズ状態数に
応動し、該フェーズ状態数が予め選ばれた数より少なけ
れば、前記ノートレリーズ信号が阻止されて前記第４の
メモリ手段に蓄積されるようにするノート（楽音）レリ
ーズ決定回路と、前記第３のメモリ手段から読み出され
た前記フェーズ状態データが前記の予め選ばれた数より
少なければ、前記第４のメモリ手段から読み出されたゼ
ロでないデータがノートレリーズ信号を作るノートレリ
ーズコンパレータと、をさらに含むことを特徴とする前
記第３項記載の組み合わせ。

【０１４３】（２１）後で読み出される前記前記ノート
レリーズデータを蓄積するための第４のメモリ手段と、
前記第２のメモリ手段と前記第３のメモリ手段及び前記
第４のメモリ手段に蓄積されたデータが前記主クロック
手段に応じて繰り返し読み出され、従って前記多数の楽
音発生器の各構成部分に応じてデータを順序づけるメモ
リアドレス回路と、前記振幅変化曲線形状パラメータＨ
と前記第２のメモリ手段から読み出された前記振幅デー
タとも間で比較がなされ、該比較データの間の差がある
特定の数より少なければ比較信号が発生される第２コン
パレータ手段と、前記第３のメモリ手段から読み出され
た前記フェーズ状態数に応動し、フェーズ状態数が４に
等しくかつ前記比較信号が発生される場合、ＳＵＳＴＡ
ＩＮ信号が発生される状態回路と、前記ＳＵＳＴＡＩＮ
信号が発生していれば前記ノートレリーズ信号が阻止さ
れず、ＳＵＳＴＡＩＮ信号が発生してゼロでない値が前
記第４のメモリ手段から読み出されていれば、新しいノ
ートレリーズ信号が作られ、前記パラメータＨがゼロで
ない場合、次いでノートレリーズ信号が阻止されるか又
は前記の新しいノートレリーズ信号が作られない場合、
ゼロでないデータの値が前記第４のメモリ手段に蓄積さ
れるレリーズ論理回路と、をさらに含むことを特徴とす
る前記第３項記載の組み合わせ。

【０１４４】（２２）前記フェーズ状態データは、さら
に、前記アタック領域の対応する部分をあらわすフェー
ズ状態数１及び２から選ばれた数と、前記デイケイ領域
の対応する部分をあらわすフェーズ状態数３及び４から
選ばれた数と、前記レリーズ領域の対応する部分をあら
わすフェーズ状態数５及び６から選ばれた数と、からな
り、かつ前記第１の演算手段は、さらに、前記振幅変化
曲線形状パラメータの選ばれた値Ｈと前記フェーズ状態
からの選ばれた前記値とに応動して前記の新しい振幅
Ａ′が発生される２進評価（数値計算）手段からなるこ
とを特徴とする前記第３項記載の楽器。

【０１４５】（２３）前記振幅変化曲線形状パラメータ
は、前記スケール選択手段によって値Ｈ＝１，Ｈ＝１／
２，Ｈ＝０の組から選択され、その前記組み合わせは、
さらに、前記の選ばれた値Ｈとフェーズ状態数からの前
記の選ばれた数とに応動し、フェーズ状態数１に対して
初期状態振幅Ａ０１が、すべてのビットが“０”と次の
関係式 Ａ０１＝１／２２^-B に対応するビット位置における１個の“１”によりつく
られ、ここでＢ＝２^K-1 −１かつＫは前記アタック領域
を構成する演算ステップの数であり、フェーズ状態数３
に対して初期状態振幅Ａ０３が、Ｈ＝１とＨ＝１／２に
対してすべてのビットが“１”によりつくられ、フェー
ズ状態数５に対して初期状態振幅Ａ０５が、Ｈ＝１／２
に対して最上位ビットが“０”で他のすべてのビットが
“１”によりつくられ、またＡ０５がＨ＝１に対してす
べてのビット“１”によりつくられ、かつ前記初期状態
の振幅値が前記第２のメモリ手段から読み出された前記
振幅値Ａと置換される初期状態２進振幅論理回路を備え
ることを特徴とする第２２項記載の楽器。

【０１４６】（２４）ＡＭが前記第２のメモリ手段から
読み出された前記振幅Ａの２進表示の最上位ビットを示
し、ＡＭ−１がＡの第２上位ビットを示し、ＡＭ−２が
Ａの第３上位ビットを示し、前記フェーズ状態修正手段
は、さらに、前記フェーズ状態数Ｐと前記の選ばれた値
Ｈとに応動し、Ｐが次の決定法則 Ｈ＝１に対して、 Ｐ＝１，ＡＭ＝１，ＡＭ−１＝０，の場合、ＰはＰ＝２
に増加され、 Ｐ＝２，Ａのすべてのビットが１の場合、ＰはＰ＝３に
増加され、 Ｐ＝３，ＮＯＴＥ ＲＥＬＥＡＳＥが発生される場合、
ＰはＰ＝５に増加され、 Ｐ＝５，ＡＭ＝１，ＡＭ−１＝０，の場合、ＰはＰ＝６
に増加され、 Ｈ＝１／２に対して、 Ｐ＝２，ＡＭ＝１，ＡＭ−１＝０，の場合、ＰはＰ＝２
に増加され、 Ｐ＝２，Ａのすべてのビットが１の場合、ＰはＰ＝３に
増加され、 Ｐ＝３，ＡＭ＝１，ＡＭ−１＝１，ＡＭ−２＝０，の場
合、ＰはＰ＝４に増加され、 Ｐ＝４，ＮＯＴＥ ＲＥＬＥＡＳＥが発生される場合、
ＰはＰ＝５に増加され、 Ｐ＝５，ＡＭ−１，ＡＭ−２＝０，の場合、ＰはＰ＝６
に増加され、 Ｈ＝０に対して、 Ｐ＝１，ＡＭ＝１，ＡＭ−１＝０，の場合、ＰはＰ＝２
に増加され、 Ｐ＝２，Ａのすべてのビットが１の場合、ＰはＰ＝３に
増加され、 Ｐ＝３，ＡＭ＝１，ＡＭ−１＝０，の場合、ＰはＰ＝４
に増加され、 Ｐ＝４，Ａのすべてのビットが０の場合、ＰはＰ＝６に
増加される。

【０１４７】に従って増加され、前記フェーズ状態数が
前記のニューノート信号の発生に応じてＰ＝１に増加せ
しめられる増分回路からなることを特徴とする前記第２
３項記載の楽器。

【０１４８】（２５）前記に振幅評価（数値計算）手段
は、さらに、前記の新しい振幅Ａ′が前記フェーズ状態
数Ｐと前記の選ばれた値Ｈとに応じて次の論理関係式Ｐ
＝１，Ａを１ビット位置だけ左２進シフト、Ｐ＝２，Ａ
を１ビット位置だけ右２進シフトし、ＡＭ＝１とする。

【０１４９】Ｐ＝３，Ａを１ビット位置だけ左２進シフ
ト、Ｐ＝４，Ａを１ビット位置だけ右２進シフトし、も
しもＨ＝１／２ならばＡＭ＝１とする。

【０１５０】Ｐ＝５，Ｈ＝０，Ａを１ビット位置だけ右
２進シフトする。

【０１５１】Ｐ＝５，Ｈ＝１，Ａを１ビット位置だけ左
２進シフトする。

【０１５２】Ｐ＝５，Ｈ＝１／２，Ａを１ビット位置だ
け左２進シフトし、ＡＭ＝０とする。

【０１５３】Ｐ＝６，Ａを１ビット位置だけ右２進シフ
トする。

【０１５４】に従って前記振幅Ａから発生される２進デ
ータシフト手段からなることを特徴とする前記第２４項
記載の楽器。

【０１５５】（２６）作動状態と開放状態の間で動作で
きる打鍵手段を有する電子楽器において、後に読み出さ
れるべき振幅とフェーズ状態のデータを蓄積するメモリ
手段と、読み出されるべきデータを前記メモリ手段に蓄
積させるメモリアドレス手段と、前記メモリ手段から読
み出されるデータに応動して新しい振幅が発生される演
算手段と、前記の新しい振幅と演算された初期状態フェ
ーズ振幅との間で選択がなされる決定手段と、タイミン
グクロックに応じて前記決定手段による選択と前記メモ
リ手段から読み出された振幅データとの間で選択がなさ
れるタイミングクロック回路からなるタイミング手段
と、該タイミング手段によって選択された振幅データが
前記メモリ手段に蓄積され、前記の演算された初期状態
振幅が選択されると前記フェーズ状態データが増分され
て前記メモリ手段に蓄積される第２メモリアドレス手段
と、からなることを特徴とする電子楽器。

【０１５６】（２７）前記スケールメモリ手段は、さら
に、後に読み出されるデビジョンデータを蓄積する第１
のメモリ手段と、前記論理タイミング信号に応動し前記
第２のメモリ手段から読み出されたデータに対応して第
１のメモリ手段からデータが読み出される第２メモリ複
号化手段と、前記振幅変化曲線形状パラメータの選ばれ
た値が前記第１のメモリ手段から読み出された楽器デビ
ジョンデータに応じて前記スケールメモリ手段から読み
出されるようにする選択制御手段と、からなることを特
徴とする前記第４項記載の電子楽器。

【０１５７】（２８）前記主クロック手段は、さらに、
後で読み出される楽器デビジョンデータを蓄積する第１
メモリ手段と、多数の周波数調整クロックと、を備え、
前記多数の各構成部分は、前記第３のメモリ手段から読
み出された前記各フェーズ状態と前記第１のメモリ手段
から読み出された前記楽器デビジョンデータとに関連づ
けられ得る前記第１０項記載の楽器。

【０１５８】（２９）前記第２の決定手段は、さらに、
前記多数の周波数を調整できるタイミングクロックの対
応する構成部分と関連し、前記周波数タイミングクロッ
クによってつくられた信号が後に読み出されるように蓄
積されるタイミング信号メモリ手段と、前記第３のメモ
リ手段から読み出された前記フェーズ状態データに応じ
て、前記信号蓄積手段から読み出された内容より選択が
なされるフェーズ選択手段と、前記第３のメモリ手段か
ら読み出された前記の楽器デビジョンデータに応答し
て、前記フェーズ選択手段によって選択された前記信号
蓄積手段から読み出された内容より選択がなされるデビ
ジョン選択手段と、該デビジョン選択手段によって選択
された前記信号蓄積手段におけるゼロでない値に応じ
て、前記エンベロープイニシャライザ手段からの前記新
しい振幅Ａ′が選択され、前記デビジョン選択手段によ
って選択された前記信号蓄積手段におけるゼロ値に応じ
て、前記第２メモリ手段から読み出された前記データが
選択される第２振幅選択手段と、該第２振幅選択手段に
よって選択されたデータが前記第２のメモリ手段に蓄積
される蓄積手段と、からなることを特徴とする前記第２
８項記載の楽器。

【０１５９】（３０）前記第２振幅選択手段は、さら
に、前記デビジョン選択手段によって選択された前記信
号蓄積手段によって選択された前記信号蓄積手段におけ
るゼロでない値に対応して前記新しい振幅Ａ′が選択さ
れ、前記デビジョン選択手段によって選択された前記蓄
積手段におけるゼロ値に応じて、前記第２のメモリ手段
から読み出された前記データが選択される回路からなる
ことを特徴とする前記第２９項記載の楽器。

【０１６０】

【発明の効果】以上詳述したように、本発明は、エンベ
ロープ波形のフェーズ値を進めるとともに、このフェー
ズ値の飛び越しをも行うようにしたものである。これに
より、フェーズを飛び越してエンベロープ波形を生成す
ることができ、種々の楽音を実現できる等の効果を奏す
る。

【図面の簡単な説明】

【図１】ＡＤＳＲエンベロープ発生器の電気的ブロック
図である。

【図２】振幅関数のフェーズ状態領域を説明した図であ
る。

【図３】スケール選択システムブロックの論理回路図で
ある。

【図４】楽器のデビジョンデータの符号化表である。

【図５】Ｎ演算ブロックの論理回路図である。

【図６】フェーズ状態数を複号化するため使用される符
号化表である。

【図７】２進シフトシステムブロックの論理回路図であ
る。

【図８】フェーズ終期振幅プレデイクタの論理回路図で
ある。

【図９】各フェーズ状態に対する終期振幅値の表であ
る。

【図１０】コンパレータブロックの論理回路図である。

【図１１】エンベロープフェーズイニシャライザの論理
回路図である。

【図１２】チェンジ検出器の論理回路図である。

【図１３】２進−１０進フェーズ状態変換器の論理回路
図である。

【図１４】フェーズ増加部の論理回路図である。．

【図１５】強制ノートレリーズシステムの電気的ブロッ
ク図である。

【図１６】フェーズ状態メモリラッチシステムの論理回
路図である。

【図１７】正アタック回路２７０の回路図である。

【図１８】図１７のＡＮＤゲート２７５の接続変更例を
示す図である。

【図１９】ＡＤＳＲエンベロープ発生器の別な実施例の
電気的ブロック図である。

【図２０】フェーズ状態修正回路の論理回路図である。

【図２１】振幅発生器の論理回路図である。

【図２２】典型的なＡＤＳＲエンベロープを説明した図
である。

【符号の説明】

１１…振幅利用手段、１２、１５Ａ、１７、１８、２
０、２１、２３、２５、３０、３３、１１９、１２０、
〜１２６、１７５、１７８、１７９、２０３、２０４、
２４９、２５０、２５９、３０７、３０８、３０９、３
２４−１、３２４−２、〜３２４−９、３３９、３６
５、３６６…ライン、１３…デビジョンシフトレジス
タ、１４…エンベロープフェーズシフトレジスタ、１５
…振幅シフトレジスタ、１６…Ｎ−演算部、１９…２進
シフト回路、２２、２２０…加算器、２４…選択ゲー
ト、２６…振幅選択ゲート、２７…エンベロープフェー
ズイニシャライザ、２８…フェーズ終期振幅プレデイク
タ、２９、２５７…コンパレータ、３１…チェンジ検出
器、３２…フェーズ増加部、３４…システム総括制御
部、３５…スケール選択部、４１−１、４１−２、４１
−３、４２−１、４２−２、４２−３、４３−１、４３
−２、４３−３、４４−１、４４−２、４４−３、４５
−１、４５−２、４５−３、５１、５２、５３、６４、
６５、６７、７１−１、７１−２、７２−１、７２−
２、７３−１、７３−２、７４−１、７４−２、７５−
１、７５−２、７６−１、９１−１、９２−１、〜１０
２−１、９２−２、９３−２、〜１０３−２、１１３、
１１４、１１５、１１６、１１７、１２７−２、１２８
−２、〜１３１−２、１２８−１、１２９−１、〜１３
２−１、１４９、１５０、１５１、１５２、１６３、１
６４、１６５、１６７−１、１６７−２、１６７−３、
１６８−１、１６８−２、１６８−３、１６９−１、１
６９−２、１６９−３、１８６、１９０、１９１、〜１
９５、１９６、１９７、１９８、２００、２０５−１、
２０６−１、〜２１３−１、２０５−２、２０６−２、
〜２１３−２、２２２、２２３、２２４、２３６、２３
７、２３８、２３９、２４１、２４３、２４６、２４
８、２５１−１、２５１−２、２５１−３、２５２−
１、２５２−２、２１５２−３、２５３−１、２５３−
２、２５３−３、２５８、２７２−１、２７２−２、２
７２−３、２７３、２７５、２７６、２９８−１、２９
８−２、〜２９８−６、３００、３０１−１、３０２−
１、３０３−１、３０１−２、３０２−２、３０３−
２、３０１−３、３０２−３、３０３−３、３１１−
１、３１１−２、〜３１１−８、３１３−２、３１３−
３、３１４−１、３１４−２、３１４−３、３１５−
１、３１５−２、３１５−３、３１６−１、３１６−
２、３１６−３、３１７−１、３１７−２、３１７−
３、３１８−１、３１８−２、３１８−３、３１９−
１、３１９−２、３１９−３、３２０−１、３２０−
２、３２０−３、３２１−１、３２１−２、３３０、３
３２、３３４、３３８、３４０、３４２、３４５、３４
６、３４７、３４８、３４９、３５１、３５３、３５４
Ａ、３５５、３５６、３５８、３５９、３６１、３６
２、３７６…ＡＮＤゲート、４６、４７、４８、４９、
５０、６６、７７、７８、７９、８０、８１、１０４−
１、１０４−２、〜１０４−１１、１５３、１６６、１
７０−１、１７０−２、〜１７０−１３、１９９、２０
１、２４７、２５４、２５５、２５６、２４８、２７
９、３０４、３０５、３０６、３１０−１、３１０−
２、〜３１０−８、３１２−１、３１２−２、〜３１２
−８、３２５、３２６、３２７、３２８、３２９、３３
１、３３３、３３５、３４１、３４３、３４４、３５
０、３５２、３５４、３５７、３６３…ＯＲゲート、５
４、５５、６１、６２、６３、１１０、１１１、１１
２、１６０、１６１、１６２、１８５、１８７、１８
８、１８９、２３４、２３５、２７７、２９５、２９
６、２９７、２９９−１、２９９−２、３３７…インバ
ータ、６８、１７２、１７４…２の補数回路、１４０−
１、１４０−２、〜１４０−１３、２７１−１、２７１
−２、〜２７１−５…ＥＸ−ＮＯＲゲート、１７１…論
理回路、１７３、１７６…２進右シフト回路、１７７…
減算器、１８０…１２分周器、１８１…アッパアタック
クロック回路、１８２…アッパデイケイクロック回路、
１８３…アッパレリーズクロック回路、１８４、２４
０、２４２、２４４…フリップフロップ、２２１…ＮＡ
ＮＤゲート、２３０…フェーズ状態メモリ、２３１…ク
ロックアドレス複号器、２３２、２９１…フェーズ状態
複号器、２３３…ＡＤＳＲクロック回路、２７０…正ア
タック回路、２７４…正アタックシフトレジスタ、２８
１…ゲート論理回路、２９０…システム、２９２…状態
決定論理回路、２９３…フェーズ状態増加部、３３６、
３６０…ＮＯＲゲート。

Claims (14)

【特許請求の範囲】
1. 【請求項１】発生できる楽音の数より多くない複数の楽
   音発生手段を有する電子楽器において、エンベロープ波
   形の生成の開始を指示する開始指示手段と、この開始指
   示手段によるエンベロープ波形の生成の開始指示以降、
   エンベロープ波形生成のための演算情報を発生する演算
   情報発生手段と、この演算情報発生手段より発生される
   演算情報に基づいて、一定周期のインターバル時間ごと
   に、エンベロープ波形のレベル値を大きくなるように演
   算する増大演算手段と、上記演算情報発生手段より発生
   される演算情報に基づいて、一定周期のインターバル時
   間ごとに、エンベロープ波形のレベル値を小さくなるよ
   うに演算する減少演算手段と、上記エンベロープ波形の
   立上り以降の複数のフェーズを表わすフェーズ値を記憶
   するフェーズ値記憶手段とであって、ここでこのフェー
   ズ値はこのフェーズ値記憶手段より上記演算情報発生手
   段へ送られて、該演算情報発生手段によって発生される
   演算情報が各フェーズに応じて異なるように制御される
   とともに、これにより上記増大演算手段及び上記減少演
   算手段によるエンベロープ波形のレベル値の演算処理が
   各フェーズに応じて異なるように制御され、上記増大演
   算手段によるエンベロープ波形のレベル値の各フェーズ
   に応じた演算の終了または上記減少演算手段によるエン
   ベロープ波形のレベル値の各フェーズに応じた演算の終
   了を判別する終了判別手段と、この終了判別手段の判別
   結果に応じて、上記フェーズ値記憶手段に記憶されたフ
   ェーズ値を次のフェーズ値に進めるフェーズ値進行手段
   と、このフェーズ値進行手段によって進行されるフェー
   ズ値の飛び越しを指示するフェーズ飛び越し指示手段
   と、このフェーズ飛び越し指示手段の飛び越しの指示に
   応じて、上記フェーズ値進行手段に対して、フェーズ値
   の飛び越しを実行するフェーズ飛び越し実行手段とを備
   えたことを特徴とするエンベロープ発生器。
2. 【請求項２】上記フェーズ飛び越し指示手段は、エンベ
   ロープ波形の波形形状を選択する選択データに基づい
   て、フェーズの飛び越しを指示することを特徴とする請
   求項１記載のエンベロープ発生器。
3. 【請求項３】上記フェーズ飛び越し指示手段は、鍵の離
   鍵に基づいて、フェーズの飛び越しを指示することを特
   徴とする請求項１記載のエンベロープ発生器。
4. 【請求項４】上記エンベロープ発生器は、複数のエンベ
   ロープ波形につき時分割に波形生成を行うものであり、
   上記フェーズ飛び越し実行手段も複数のエンベロープ波
   形の各フェーズにつき時分割に飛び越しの実行を行うも
   のであることを特徴とする請求項１記載のエンベロープ
   発生器。
5. 【請求項５】上記増大演算手段または上記減少演算手段
   の演算内容は、種々選択可能であり、これによりエンベ
   ロープ波形の形状を制御することを特徴とする請求項１
   または請求項４記載のエンベロープ発生器。
6. 【請求項６】上記増大演算手段または上記減少演算手段
   の演算内容は、各鍵盤の種類に応じて、種々選択可能で
   あり、これによりエンベロープ波形の形状を各鍵盤ごと
   に制御することを特徴とする請求項１または請求項４記
   載のエンベロープ発生器。
7. 【請求項７】上記増大演算手段または上記減少演算手段
   は、さらに一定周期のインターバル時間ごとに、エンベ
   ロープ波形のレベル値をシフトアップまたはシフトダウ
   ンすることにより、エンベロープ波形の形状に曲線特性
   をもたせることを特徴とする請求項１または請求項４記
   載のエンベロープ発生器。
8. 【請求項８】上記増大演算手段または上記減少演算手段
   のシフトアップまたはシフトダウンにおけるデータシフ
   ト量は、種々選択可能であり、これによりエンベロープ
   波形の形状を制御することを特徴とする請求項７記載の
   エンベロープ発生器。
9. 【請求項９】上記エンベロープ波形は、途中で、エンベ
   ロープ波形のレベル値が変化しない部分を有することを
   特徴とする請求項１または請求項４記載のエンベロープ
   発生器。
10. 【請求項１０】上記エンベロープ波形のレベル値が変化
    しない部分におけるレベル値は、種々選択可能であるこ
    とを特徴とする請求項９記載のエンベロープ発生器。
11. 【請求項１１】上記増大演算手段または上記減少演算手
    段の演算における、上記インターバル時間は、種々選択
    可能であり、これによりエンベロープ波形の生成速度を
    制御することを特徴とする請求項１、請求項４または請
    求項９記載のエンベロープ発生器。
12. 【請求項１２】上記増大演算手段または上記減少演算手
    段の演算内容は、エンベロープ波形の上記各フェーズの
    終わりで到達すべき目標のレベル値に向かって演算する
    ものであることを特徴とする請求項１、請求項４または
    請求項９記載のエンベロープ発生器。
13. 【請求項１３】上記増大演算手段または上記減少演算手
    段の演算内容は、演算結果を一時記憶し、この演算結果
    を読み出して演算処理を行い、そして再び演算結果を一
    時記憶するものであることを特徴とする請求項１、請求
    項４または請求項９記載のエンベロープ発生器。
14. 【請求項１４】上記増大演算手段または上記減少演算手
    段の演算の処理後の値または処理前の値のいずれかを選
    択して、上記増大演算手段または上記減少演算手段に供
    給し、これによりエンベロープ波形のレベル値を変化さ
    せるかまたはエンベロープ波形のレベル値を変化させな
    いかを切り換える選択手段と、この選択手段の処理前の
    値の選択に対する処理後の値の選択の周期を制御する選
    択周期制御手段とを備えたことを特徴とする請求項１、
    請求項４、または請求項９記載のエンベロープ発生器。