JPH071886B2 - 並列データ伝送処理回路 - Google Patents
並列データ伝送処理回路Info
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- JPH071886B2 JPH071886B2 JP3176994A JP17699491A JPH071886B2 JP H071886 B2 JPH071886 B2 JP H071886B2 JP 3176994 A JP3176994 A JP 3176994A JP 17699491 A JP17699491 A JP 17699491A JP H071886 B2 JPH071886 B2 JP H071886B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は並列データ伝送処理回路
に係わり、特に多数の並列データを単一の有線チャンネ
ルを通ってシリアル伝送した後並列データで再生するよ
うにしチャンネル数を最小化させて遠距離データ伝送を
容易にした並列データ伝送処理回路に関する。
に係わり、特に多数の並列データを単一の有線チャンネ
ルを通ってシリアル伝送した後並列データで再生するよ
うにしチャンネル数を最小化させて遠距離データ伝送を
容易にした並列データ伝送処理回路に関する。
【０００２】
【従来の技術】従来のシリアル伝送処理技術は松下
（株）が生産するカスタムＩＣであるＭＮ６１２４があ
るが、これはビデオカメラとリモコンとの間のディジタ
ルシリアルデータ処理に使用されたが、その伝送チャン
ネルが１チャンネルで最小化される長所がある反面、デ
ィジタルデータだけ処理が可能でありアナログデータは
処理が不可能で、別のアナログデータ処理を行うための
周辺回路が複雑になる問題点があった。かつ、最近多く
利用されているＭ４６０１５，ＴＰ４５０８等のカスタ
ムＩＣはディジタルデータとアナログデータをすべて処
理することのできる長所があるこの対してデータ信号と
コントロール信号を各々処理する二個のチャンネルを備
えるべき問題点があるもので、データ伝送処理に要求さ
れているアナログ及びディジタルデータ処理と単一チャ
ンネル伝送の実現が難しかった。
（株）が生産するカスタムＩＣであるＭＮ６１２４があ
るが、これはビデオカメラとリモコンとの間のディジタ
ルシリアルデータ処理に使用されたが、その伝送チャン
ネルが１チャンネルで最小化される長所がある反面、デ
ィジタルデータだけ処理が可能でありアナログデータは
処理が不可能で、別のアナログデータ処理を行うための
周辺回路が複雑になる問題点があった。かつ、最近多く
利用されているＭ４６０１５，ＴＰ４５０８等のカスタ
ムＩＣはディジタルデータとアナログデータをすべて処
理することのできる長所があるこの対してデータ信号と
コントロール信号を各々処理する二個のチャンネルを備
えるべき問題点があるもので、データ伝送処理に要求さ
れているアナログ及びディジタルデータ処理と単一チャ
ンネル伝送の実現が難しかった。
【０００３】
【発明が解決しようとする課題】本発明はこのような問
題を解決するためのもので、本発明の目的は多数の並列
データを単一のチャンネルで伝送し、アナログ信号とデ
ィジタル信号を全部伝送処理することができるようにし
た並列データ伝送処理回路を提供することにある。
題を解決するためのもので、本発明の目的は多数の並列
データを単一のチャンネルで伝送し、アナログ信号とデ
ィジタル信号を全部伝送処理することができるようにし
た並列データ伝送処理回路を提供することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るための本発明は、アナログ及びディジタル信号である
並列データをディジタルシリアルデータで変換し、１チ
ャンネルへ伝送するシリアル変換部と、所定周波数の発
振出力パルスでシリアル変換部をコントロールするコン
トロール信号と、伝送されるシリアルデータに同期を付
与する発振及びコントロール部と、上記シリアル変換部
から伝送されるシリアルデータを並列データで変換させ
るパラレル変換部と、上記発振及びコントロール部から
出力される同期でパラレル変換部をシリアル変換部に同
期させるためのリセット信号を提供し、パラレル変換部
をコントロールする発振及びインパルス発生部と、上記
パラレル変換部の出力をサンプリングホールディングを
させ基本の信号で再現するサンプルアンドホールド回路
とからなる並列データ伝送処理回路にその特徴がある。
るための本発明は、アナログ及びディジタル信号である
並列データをディジタルシリアルデータで変換し、１チ
ャンネルへ伝送するシリアル変換部と、所定周波数の発
振出力パルスでシリアル変換部をコントロールするコン
トロール信号と、伝送されるシリアルデータに同期を付
与する発振及びコントロール部と、上記シリアル変換部
から伝送されるシリアルデータを並列データで変換させ
るパラレル変換部と、上記発振及びコントロール部から
出力される同期でパラレル変換部をシリアル変換部に同
期させるためのリセット信号を提供し、パラレル変換部
をコントロールする発振及びインパルス発生部と、上記
パラレル変換部の出力をサンプリングホールディングを
させ基本の信号で再現するサンプルアンドホールド回路
とからなる並列データ伝送処理回路にその特徴がある。
【０００５】
【実施例】このような本発明による並列データ伝送処理
回路の一実施例を添付図面により詳細に説明する。図１
は本発明による並列データ伝送処理回路のブロック構成
を示すもので、マルチプレクサ（以下ＭＵＸという）段
１１とアナログ／ディジタル（以下Ａ／Ｄという）コン
バータ段１２とからなり、並列データをシリアルデータ
で変換出力するシリアル変換部１０と発振コントロール
段２１と同期コントロール段２２とよりなり、所定の周
波数を持つパルスを出力させシリアル変換部１０をコン
トロールしシリアル変換部１０の出力データに同期を付
与するよう発振及びコントロール部２０と、ディジタル
／アナログ（以下Ｄ／Ａという）コンバータ段３１とデ
ィマルチプレクサ（以下ＤＭＵＸという）３２とよりな
ってシリアル変換部１０から伝送したシリアルデータを
並列データで変換させるパラレル変換部３０と、リセッ
ト回路段４１と発振コントロール段４２よりになって上
記発振及びコントロール部２０から出力される同期でパ
ラレル変換部３０をシリアル変換部１０に同期させるた
めのリセット信号を提供しパラレル変換部３０をコント
ロールする発振及びインパルス発生部４０と、上記パラ
レル変換部３０から出力される並列データをサンプリン
グ及びホールドさせ本来の信号で再現するサンプルアン
ドホールド回路部５０を備えた構成よりなる。
回路の一実施例を添付図面により詳細に説明する。図１
は本発明による並列データ伝送処理回路のブロック構成
を示すもので、マルチプレクサ（以下ＭＵＸという）段
１１とアナログ／ディジタル（以下Ａ／Ｄという）コン
バータ段１２とからなり、並列データをシリアルデータ
で変換出力するシリアル変換部１０と発振コントロール
段２１と同期コントロール段２２とよりなり、所定の周
波数を持つパルスを出力させシリアル変換部１０をコン
トロールしシリアル変換部１０の出力データに同期を付
与するよう発振及びコントロール部２０と、ディジタル
／アナログ（以下Ｄ／Ａという）コンバータ段３１とデ
ィマルチプレクサ（以下ＤＭＵＸという）３２とよりな
ってシリアル変換部１０から伝送したシリアルデータを
並列データで変換させるパラレル変換部３０と、リセッ
ト回路段４１と発振コントロール段４２よりになって上
記発振及びコントロール部２０から出力される同期でパ
ラレル変換部３０をシリアル変換部１０に同期させるた
めのリセット信号を提供しパラレル変換部３０をコント
ロールする発振及びインパルス発生部４０と、上記パラ
レル変換部３０から出力される並列データをサンプリン
グ及びホールドさせ本来の信号で再現するサンプルアン
ドホールド回路部５０を備えた構成よりなる。
【０００６】図２，図３は図１の詳細回路を示すもの
で、図２はシリアル変換部１０と発振及びコントロール
部２０の詳細回路図であり、図３はパラレル変換部３０
と発振及びインパルス発生部４０、及びサンプルホール
ド回路部５０の詳細回路図である。図２，図３で、先
ず、ＭＵＸ段１１は８入力１出力であるＭＵＸＩＣ１と
ＭＵＸＩＣ２とよりなり、データ入力段Ａ，Ｂ，Ｃ…Ｏ
に並列データを入力されてこのデータ入力段Ａ，Ｂ，…
Ｏの入力信号を各々時間差を置いて出力する。Ａ／Ｄコ
ンバータ段１２は上記ＭＵＸＩＣ１により選択出力され
る各入力信号をディジタル変換させるＡ／Ｄコンバータ
ＩＣ３とＡ／ＤンコバータＩＣ３の出力を受けてシリア
ルデータで変換出力するＭＵＸＩＣ４よりなり、ＭＵＸ
段１１の出力データをディジタル変換させた後、シリア
ルデータで変換させ単一チャンネルを介して出力する。
発振コントロール段２１は水晶発振子Ｘ１から５００Ｋ
Ｈｚのパルスを供給されてこのパルスを８分周して出力
する。４ビットの６進カウンタＩＣ５と、上記カウンタ
ＩＣ５の出力信号をクロック入力で提供されてＡ／Ｄコ
ンバータ段１２のＭＵＸＩＣ４のコントロール信号（ｆ
ｂ1 ，ｆｂ2 ，ｆｂ4 ，ｆｂ8 ：総称ｆｂという）を発
生し、上記コントロール信号ｆｂは水晶発振子Ｘ１の５
００ＫＨｚのパルスを９分周したパルスで発生するデュ
アル４ビットの６進カウンタＩＣ６と５００ＫＨｚの１
１分周であるコントロール信号ｆｂ４を入力としてＭＵ
Ｘ段１１のＭＵＸＩＣ１，ＩＣ２のコントロール信号
（ｆａ1 ，ｆａ2 ，ｆａ4 ，ｆａ8 ：総称ｆａという）
を発生するカウンタＩＣ７とよりなって、ＭＵＸ段１１
とＡ／Ｄコンバータ段１２とをコントロールする。同期
コントロール段２２は８入力ＮＭＯＲゲートＧ１と、イ
ンバータＧ２及びトランジスタＱ１とから成り、コント
ロール信号（ｆａ1 ，ｆａ2 ，ｆａ4 ，ｆａ8 ），（ｆ
ｂ1 ，ｆｂ2 ，ｆｂ4 ，ｆｂ8 ）が全部論理“０”であ
る時論理“１”出力を発生して（一例で２０Ｖ）ピーク
を持つ出力を発生させてチャンネルへ出力する。パラレ
ル変換部３０のＤ／Ａコンバータ段３１はシリアル伝送
されたＡ／Ｄ変換データをＤ／Ａ変換するために並列信
号で変換するディマルチプレクサＤＭＵＸＩＣ８と、こ
のＤＭＵＸＩＣ８の並列データ信号をそのまま出力する
データバッファＩＣ９と、このデータバッファＩＣ９の
８ビットの出力をＤ／Ａ変換させて出力するＤ／Ａコン
バータＩＣ１０とからなってシリアル変換され伝送され
たデータを並列データで変換しアナログ信号で変換出力
する。
で、図２はシリアル変換部１０と発振及びコントロール
部２０の詳細回路図であり、図３はパラレル変換部３０
と発振及びインパルス発生部４０、及びサンプルホール
ド回路部５０の詳細回路図である。図２，図３で、先
ず、ＭＵＸ段１１は８入力１出力であるＭＵＸＩＣ１と
ＭＵＸＩＣ２とよりなり、データ入力段Ａ，Ｂ，Ｃ…Ｏ
に並列データを入力されてこのデータ入力段Ａ，Ｂ，…
Ｏの入力信号を各々時間差を置いて出力する。Ａ／Ｄコ
ンバータ段１２は上記ＭＵＸＩＣ１により選択出力され
る各入力信号をディジタル変換させるＡ／Ｄコンバータ
ＩＣ３とＡ／ＤンコバータＩＣ３の出力を受けてシリア
ルデータで変換出力するＭＵＸＩＣ４よりなり、ＭＵＸ
段１１の出力データをディジタル変換させた後、シリア
ルデータで変換させ単一チャンネルを介して出力する。
発振コントロール段２１は水晶発振子Ｘ１から５００Ｋ
Ｈｚのパルスを供給されてこのパルスを８分周して出力
する。４ビットの６進カウンタＩＣ５と、上記カウンタ
ＩＣ５の出力信号をクロック入力で提供されてＡ／Ｄコ
ンバータ段１２のＭＵＸＩＣ４のコントロール信号（ｆ
ｂ1 ，ｆｂ2 ，ｆｂ4 ，ｆｂ8 ：総称ｆｂという）を発
生し、上記コントロール信号ｆｂは水晶発振子Ｘ１の５
００ＫＨｚのパルスを９分周したパルスで発生するデュ
アル４ビットの６進カウンタＩＣ６と５００ＫＨｚの１
１分周であるコントロール信号ｆｂ４を入力としてＭＵ
Ｘ段１１のＭＵＸＩＣ１，ＩＣ２のコントロール信号
（ｆａ1 ，ｆａ2 ，ｆａ4 ，ｆａ8 ：総称ｆａという）
を発生するカウンタＩＣ７とよりなって、ＭＵＸ段１１
とＡ／Ｄコンバータ段１２とをコントロールする。同期
コントロール段２２は８入力ＮＭＯＲゲートＧ１と、イ
ンバータＧ２及びトランジスタＱ１とから成り、コント
ロール信号（ｆａ1 ，ｆａ2 ，ｆａ4 ，ｆａ8 ），（ｆ
ｂ1 ，ｆｂ2 ，ｆｂ4 ，ｆｂ8 ）が全部論理“０”であ
る時論理“１”出力を発生して（一例で２０Ｖ）ピーク
を持つ出力を発生させてチャンネルへ出力する。パラレ
ル変換部３０のＤ／Ａコンバータ段３１はシリアル伝送
されたＡ／Ｄ変換データをＤ／Ａ変換するために並列信
号で変換するディマルチプレクサＤＭＵＸＩＣ８と、こ
のＤＭＵＸＩＣ８の並列データ信号をそのまま出力する
データバッファＩＣ９と、このデータバッファＩＣ９の
８ビットの出力をＤ／Ａ変換させて出力するＤ／Ａコン
バータＩＣ１０とからなってシリアル変換され伝送され
たデータを並列データで変換しアナログ信号で変換出力
する。
【０００７】ＤＭＵＸ３２はシリアル変換部１０のＭＵ
Ｘ段１１のＭＵＸＩＣ１，ＩＣ２と同期されデータＡ，
Ｂ，Ｃ…Ｏを出力するＭＵＸＩＣ１１，ＩＣ１２とより
なり、Ｄ／ＡコンバータＩＣ１０の出力を並列データで
変換出力する。リセット回路段４１はチャンネルを通っ
て入力されるシリアルデータで同期コントロール段２２
の同期出力パルスを反転するインバータＧ３の出力側に
分圧抵抗Ｒ３，Ｒ４を通ってレベルダウンさせ反転出力
するインバータＧ４を接続させてこのレベルダウンされ
るインバータＧ４の出力が、ＮＡＮＤゲートＧ５，Ｇ
６，Ｇ７の直列回路を通ってＡＮＤゲートＧ８の一つの
入力に連結され、再びインバータＧ４の出力側がこのＡ
ＮＤゲートＧ８の他に入力に連結されてＡＮＤゲートＧ
８の出力からインパルスを発生する。
Ｘ段１１のＭＵＸＩＣ１，ＩＣ２と同期されデータＡ，
Ｂ，Ｃ…Ｏを出力するＭＵＸＩＣ１１，ＩＣ１２とより
なり、Ｄ／ＡコンバータＩＣ１０の出力を並列データで
変換出力する。リセット回路段４１はチャンネルを通っ
て入力されるシリアルデータで同期コントロール段２２
の同期出力パルスを反転するインバータＧ３の出力側に
分圧抵抗Ｒ３，Ｒ４を通ってレベルダウンさせ反転出力
するインバータＧ４を接続させてこのレベルダウンされ
るインバータＧ４の出力が、ＮＡＮＤゲートＧ５，Ｇ
６，Ｇ７の直列回路を通ってＡＮＤゲートＧ８の一つの
入力に連結され、再びインバータＧ４の出力側がこのＡ
ＮＤゲートＧ８の他に入力に連結されてＡＮＤゲートＧ
８の出力からインパルスを発生する。
【０００８】発振コントロール段４２は、上記リセット
回路段４１のインパルス出力によりリセットされるカウ
ンタＩＣ１３，，ＩＣ１４ＰＩＣ１５とよりなるが、こ
の発振コントロール段４２は発振及びコントロール部２
０の発振コントロール段２１と同一の構成であり、水晶
発振子Ｘ２から５００ＫＨｚのパルスを供給されて８分
周された出力を発生するカウンタＩＣ１３と、上記カウ
ンタＩＣ１３の出力信号をクロック入力で提供されてＤ
／Ａコンバータ段３１のＤＭＵＸＩＣ８のコントロール
信号（ｆｂ’1 ，ｆｂ’2 ，ｆｂ’4 ：総称ｆｂ’とい
う）を発生し、水晶発振子Ｘ２の５００ＫＨｚのパルス
を９分周したパルスを発生するカウンタＩＣ１４と５０
０ＫＨｚの１１分周であるコントロール信号ｆｂ４を入
力としてＤＭＵＸ段３２のＤＭＵＸＩＣ１１，ＩＣ１２
のコントロール信号（ｆａ’1 ，ｆａ’2 ，ｆａ’4 ｆ
ａ’8 ：総称ｆａ’という）を発生するカウンタＩＣ１
５とからなり、Ｄ／Ａコンバータ段３１とＤＭＵＸ段３
２をコントロールする。
回路段４１のインパルス出力によりリセットされるカウ
ンタＩＣ１３，，ＩＣ１４ＰＩＣ１５とよりなるが、こ
の発振コントロール段４２は発振及びコントロール部２
０の発振コントロール段２１と同一の構成であり、水晶
発振子Ｘ２から５００ＫＨｚのパルスを供給されて８分
周された出力を発生するカウンタＩＣ１３と、上記カウ
ンタＩＣ１３の出力信号をクロック入力で提供されてＤ
／Ａコンバータ段３１のＤＭＵＸＩＣ８のコントロール
信号（ｆｂ’1 ，ｆｂ’2 ，ｆｂ’4 ：総称ｆｂ’とい
う）を発生し、水晶発振子Ｘ２の５００ＫＨｚのパルス
を９分周したパルスを発生するカウンタＩＣ１４と５０
０ＫＨｚの１１分周であるコントロール信号ｆｂ４を入
力としてＤＭＵＸ段３２のＤＭＵＸＩＣ１１，ＩＣ１２
のコントロール信号（ｆａ’1 ，ｆａ’2 ，ｆａ’4 ｆ
ａ’8 ：総称ｆａ’という）を発生するカウンタＩＣ１
５とからなり、Ｄ／Ａコンバータ段３１とＤＭＵＸ段３
２をコントロールする。
【０００９】このように構成された本発明による並列デ
ータ伝送処理回路はディジタル信号を含むアナログ信号
が図２でのようにシリアル変換部１０のＭＵＸ段１１に
入力段Ａ，Ｂ，…Ｏに入力されると、この入力を順次に
出力してシリアルデータで出力するようになるが、ここ
で一例としてアナログ信号は０〜５Ｖまで続けて変える
信号であり、ディジタル信号はＣＶと５Ｖを往復する信
号である。ＭＵＸＩＣ１，ＩＣ２は発振コントロール段
２１のカウンタＩＣ７のコントロール信号（ｆａ1 ，ｆ
ａ2 ，ｆａ4 ）によりアナログ信号が含まれたシリアル
データを出力するようになる。図４で発振コントロール
段２１，４１のカウンタＩＣ６，ＩＣ７のコントロール
出力信号の波形図を示したように、コントロール信号ｆ
ｂ1 ，ｆｂ’1 の２周期に１周期を持つコントロール信
号ｆｂ2 ，Ｆｂ’2 と、このコントロール信号ｆｂ2 ，
Ｆｂ’2 の２周期に１周期を持つコントロール信号ｆｂ
4，ｆｂ’4 と、このコントロール信号ｆｂ4 ，ｆｂ’
4 の２周期に１周期を持つコントロール信号ｆａ1 ，ｆ
ａ’1 と、ここに再び２周期に１周期を持つコントロー
ル信号ｆａ2 ，ｆａ’2 と、このコントロール信号ｆａ
2 ，ｆａ’2 の周期に１周期を持つコントロール信号ｆ
ａ4 ，ｆａ’4 とからなっている。
ータ伝送処理回路はディジタル信号を含むアナログ信号
が図２でのようにシリアル変換部１０のＭＵＸ段１１に
入力段Ａ，Ｂ，…Ｏに入力されると、この入力を順次に
出力してシリアルデータで出力するようになるが、ここ
で一例としてアナログ信号は０〜５Ｖまで続けて変える
信号であり、ディジタル信号はＣＶと５Ｖを往復する信
号である。ＭＵＸＩＣ１，ＩＣ２は発振コントロール段
２１のカウンタＩＣ７のコントロール信号（ｆａ1 ，ｆ
ａ2 ，ｆａ4 ）によりアナログ信号が含まれたシリアル
データを出力するようになる。図４で発振コントロール
段２１，４１のカウンタＩＣ６，ＩＣ７のコントロール
出力信号の波形図を示したように、コントロール信号ｆ
ｂ1 ，ｆｂ’1 の２周期に１周期を持つコントロール信
号ｆｂ2 ，Ｆｂ’2 と、このコントロール信号ｆｂ2 ，
Ｆｂ’2 の２周期に１周期を持つコントロール信号ｆｂ
4，ｆｂ’4 と、このコントロール信号ｆｂ4 ，ｆｂ’
4 の２周期に１周期を持つコントロール信号ｆａ1 ，ｆ
ａ’1 と、ここに再び２周期に１周期を持つコントロー
ル信号ｆａ2 ，ｆａ’2 と、このコントロール信号ｆａ
2 ，ｆａ’2 の周期に１周期を持つコントロール信号ｆ
ａ4 ，ｆａ’4 とからなっている。
【００１０】ＭＵＸＩＣ１，ＩＣ２の入力段Ａ，Ｂ，…
Ｏの並列入力はその出力段で順次に出力されシリアルデ
ータで変換され、この信号はＡ／ＤコンバータＩＣ３に
入力されてＡ／ＤコンバータＩＣ３の８個の出力段に８
ビットで出力され、この８ビットの並列データをＭＵＸ
ＩＣ４からシリアルデータで出力してチャンネルへ伝送
するようになる。この時、各コントロール信号（ｆ
ａ1 ，ｆａ2 ，ｆａ4 ，ｆａ8 ），（ｆｂ1 ，ｆｂ2 ，
ｆｂ4 ，ｆｂ8 ）が同期コントロール段２２のゲートＧ
１に入力され全部論理“０”である時その出力が論理
“１”になり、再びインバータＧ２を通って論理“０”
になってトランジスタＱ１が導通され抵抗Ｒ２とエミッ
タ接続部にはＶＣＣ２０Ｖが印加される。ここで、上記
コントロール信号ｆａ，ｆｂが全部論理“０”となる時
間はとても短くなるので、パルス性出力が発生してチャ
ンネルを通ってシリアルデータとともに伝送され、この
パルス出力は一定の周期で発生されて同期信号で使用さ
れる。
Ｏの並列入力はその出力段で順次に出力されシリアルデ
ータで変換され、この信号はＡ／ＤコンバータＩＣ３に
入力されてＡ／ＤコンバータＩＣ３の８個の出力段に８
ビットで出力され、この８ビットの並列データをＭＵＸ
ＩＣ４からシリアルデータで出力してチャンネルへ伝送
するようになる。この時、各コントロール信号（ｆ
ａ1 ，ｆａ2 ，ｆａ4 ，ｆａ8 ），（ｆｂ1 ，ｆｂ2 ，
ｆｂ4 ，ｆｂ8 ）が同期コントロール段２２のゲートＧ
１に入力され全部論理“０”である時その出力が論理
“１”になり、再びインバータＧ２を通って論理“０”
になってトランジスタＱ１が導通され抵抗Ｒ２とエミッ
タ接続部にはＶＣＣ２０Ｖが印加される。ここで、上記
コントロール信号ｆａ，ｆｂが全部論理“０”となる時
間はとても短くなるので、パルス性出力が発生してチャ
ンネルを通ってシリアルデータとともに伝送され、この
パルス出力は一定の周期で発生されて同期信号で使用さ
れる。
【００１１】この伝送される信号をＤ／Ａコンバータ段
３１から入力されるのにＤ／Ａコンバータ段３１のＤＭ
ＵＸＩＣ８で並列データで変換させ，データバッファＩ
Ｃ９を通ってＤ／ＡコンバータＩＣ１０に入力させる。
このＤ／ＡコンバータＩＣ１０は入力される８ビット並
列データをアナログ信号で変換させＤＭＵＸ段３２へ出
力し、ＤＭＵＸ段３２のＤＭＵＸＩＣ１１，ＩＣ１２は
アナログ変換出力されるデータを並列で処理してサンプ
ルアンドホールド回路部５０に出力される。このよう
な、パラレル変換部３０の動作の前に発振及びインパル
ス生成部４０、リセット回路段４１は図６の波形図のご
とくＮＯＲゲートＧ３から２０Ｖピッチの信号を入力さ
れて、５Ｖ及びその以下の信号を無視し２０Ｖのレベル
だけを入力として出力させるようになる。
３１から入力されるのにＤ／Ａコンバータ段３１のＤＭ
ＵＸＩＣ８で並列データで変換させ，データバッファＩ
Ｃ９を通ってＤ／ＡコンバータＩＣ１０に入力させる。
このＤ／ＡコンバータＩＣ１０は入力される８ビット並
列データをアナログ信号で変換させＤＭＵＸ段３２へ出
力し、ＤＭＵＸ段３２のＤＭＵＸＩＣ１１，ＩＣ１２は
アナログ変換出力されるデータを並列で処理してサンプ
ルアンドホールド回路部５０に出力される。このよう
な、パラレル変換部３０の動作の前に発振及びインパル
ス生成部４０、リセット回路段４１は図６の波形図のご
とくＮＯＲゲートＧ３から２０Ｖピッチの信号を入力さ
れて、５Ｖ及びその以下の信号を無視し２０Ｖのレベル
だけを入力として出力させるようになる。
【００１２】従って、同期コントロール部２２の出力パ
ルス信号だけ入力信号となって発振出力され、抵抗Ｒ
３，Ｒ４により分圧されてインバータＧ４に入力され
る。このインバータＧ４の出力にはレベル５Ｖである出
力パルスが発生され、このパルスがＮＡＮＤゲートＧ
５，Ｇ６，Ｇ７の直列回路を通って遅延されＡＮＤゲー
トＧ８に出力され、再びインバータＧ４の出力がＡＮＤ
ゲートＧ８の一つの入力に印加されてこの二つの信号が
一致するレベルの出力パルスが発生される。このパルス
はとても幅が狭いインパルスとなる。このように生成さ
れたインパルスは発振コントロール段４２のカウンタＩ
Ｃ１３，ＩＣ１４，ＩＣ１５をリセット初期動作状態で
作ることになりシリアル変換部１０から伝送されたデー
タと同期パラレル変換部３０と発振コントロール段４２
が駆動される。ここで図６の波形図でのように、リセッ
ト信号である同期パルスが発生する時間はコントロール
信号ｆｂ 1 ，ｆｂ2 ，ｆｂ4 及びコントロール信号ｆａ
1 ，ｆａ2 ，ｆａ4 ，ｆａ8 が「０」である時であり、
この瞬間にコントロール信号ｆｂ’1 ，ｆｂ’2 ，ｆ
ｂ’ 4 ，及び、コントロール信号ｆａ’1 ，ｆａ’2 ，
ｆａ’4 ｆａ’8 が、「０」となる。コントロール信号
（ｆａ，又はｆａ’）とコントロール信号（ｆｂ又はｆ
ｂ’）との関係はｆａ’の８倍の周波数でｆｂ’にな
り、ｆａ2 の８倍の周波数でｆｂ2 になり、ｆａ4 の８
倍の周波数でｆｂ4 になる。即ち、ｆａよりｆｂの周波
数が８倍で高い周波数を持つ。従って、ｆａの８ビット
値で各ビットごとにｆｂは８ビットを持つようになる。
ここで上記カウンタＩＣ５と、カウンタＩＣ１３の各水
晶発振子Ｘ１，Ｘ２は５００ＫＨｚの出力パルスが位相
１８０°差異になる場合にコントロール信号ｆｂ1 とｆ
ｂ’1 との間に最大位相差が発生され、シフトタイムは
コントロール信号ｆｂ1 周期の１／５１２倍程度でたい
へん短くなり、水晶発振子Ｘ１，Ｘ２により発生するエ
ラーは無視できるようになり、シリアルデータ伝送時シ
リアル変換部１０と発振及びコントロール部２０とにな
る伝送係とパラレル変換部３０と発振及びインパルス生
成部４０とよりなる受信係のパルス同期が一致するよう
になる。
ルス信号だけ入力信号となって発振出力され、抵抗Ｒ
３，Ｒ４により分圧されてインバータＧ４に入力され
る。このインバータＧ４の出力にはレベル５Ｖである出
力パルスが発生され、このパルスがＮＡＮＤゲートＧ
５，Ｇ６，Ｇ７の直列回路を通って遅延されＡＮＤゲー
トＧ８に出力され、再びインバータＧ４の出力がＡＮＤ
ゲートＧ８の一つの入力に印加されてこの二つの信号が
一致するレベルの出力パルスが発生される。このパルス
はとても幅が狭いインパルスとなる。このように生成さ
れたインパルスは発振コントロール段４２のカウンタＩ
Ｃ１３，ＩＣ１４，ＩＣ１５をリセット初期動作状態で
作ることになりシリアル変換部１０から伝送されたデー
タと同期パラレル変換部３０と発振コントロール段４２
が駆動される。ここで図６の波形図でのように、リセッ
ト信号である同期パルスが発生する時間はコントロール
信号ｆｂ 1 ，ｆｂ2 ，ｆｂ4 及びコントロール信号ｆａ
1 ，ｆａ2 ，ｆａ4 ，ｆａ8 が「０」である時であり、
この瞬間にコントロール信号ｆｂ’1 ，ｆｂ’2 ，ｆ
ｂ’ 4 ，及び、コントロール信号ｆａ’1 ，ｆａ’2 ，
ｆａ’4 ｆａ’8 が、「０」となる。コントロール信号
（ｆａ，又はｆａ’）とコントロール信号（ｆｂ又はｆ
ｂ’）との関係はｆａ’の８倍の周波数でｆｂ’にな
り、ｆａ2 の８倍の周波数でｆｂ2 になり、ｆａ4 の８
倍の周波数でｆｂ4 になる。即ち、ｆａよりｆｂの周波
数が８倍で高い周波数を持つ。従って、ｆａの８ビット
値で各ビットごとにｆｂは８ビットを持つようになる。
ここで上記カウンタＩＣ５と、カウンタＩＣ１３の各水
晶発振子Ｘ１，Ｘ２は５００ＫＨｚの出力パルスが位相
１８０°差異になる場合にコントロール信号ｆｂ1 とｆ
ｂ’1 との間に最大位相差が発生され、シフトタイムは
コントロール信号ｆｂ1 周期の１／５１２倍程度でたい
へん短くなり、水晶発振子Ｘ１，Ｘ２により発生するエ
ラーは無視できるようになり、シリアルデータ伝送時シ
リアル変換部１０と発振及びコントロール部２０とにな
る伝送係とパラレル変換部３０と発振及びインパルス生
成部４０とよりなる受信係のパルス同期が一致するよう
になる。
【００１３】従って、ＤＭｕＸＩＣ８でシリアルデータ
が入力されデータバッファＩＣ９に並列に入力される
時、コントロール信号ｆｂ1 ，ｆｂ2 ，ｆｂ4 とは近似
的に同期される。データバッファＩＣ９は図５のような
波形図を持つが、即ち各々２分周となる。コントロール
信号ｆｂ’1 ，ｆｂ’2 ，ｆｂ’4 で出力コントロール
（ＣＴＬ）信号がコントロールｆｂ’1 の４周期目の論
理“１”時に論理“０”となりこの期間はデータバッフ
ァＩＣ９のデータがＤ／ＡコンバータＩＣ１０へ入力さ
れる時間で８ビットの並列入力が同時にＤ／Ａコンバー
タＩＣ１０に入力されてアナログ信号で出力されること
にする。この出力データはＤＭＵＸ段３２のＤＭＵＸＩ
Ｃ１１，ＩＣ１２に入力され、ＤＭＵＸＩＣ１１，ＩＣ
１２は互いに交互に駆動されアナログ信号を並列に出力
し、このようなＤＭＵＸ段３２の出力はサンプルアンホ
ールド回路部５０に入力され本来の信号で再現される。
図７は上記サンプルアンドホールド回路部５０の一実施
例を示すもので、即ち、電圧フォロアであるＯＰアンプ
ｕ１とこのＯＰアンプｕ１の出力を抵抗Ｒ１１，Ｒ１２
により分圧されて入力される電圧フォロアとなるＯＰア
ンプｕ２になりＤＭＵＸ段３２の１５ビット信号を入力
されて本来の信号で再現される。このようにアナログ信
号とディジタル信号の入力をＡ／Ｄ変換させシリアルデ
ータで処理した後伝送しこれを受信してＤ／Ａ変換しパ
ラレル変換させ原信号で再現するようになり、その伝送
チャンネルもコントロール信号とデータ信号を一つのチ
ャンネルで行う。
が入力されデータバッファＩＣ９に並列に入力される
時、コントロール信号ｆｂ1 ，ｆｂ2 ，ｆｂ4 とは近似
的に同期される。データバッファＩＣ９は図５のような
波形図を持つが、即ち各々２分周となる。コントロール
信号ｆｂ’1 ，ｆｂ’2 ，ｆｂ’4 で出力コントロール
（ＣＴＬ）信号がコントロールｆｂ’1 の４周期目の論
理“１”時に論理“０”となりこの期間はデータバッフ
ァＩＣ９のデータがＤ／ＡコンバータＩＣ１０へ入力さ
れる時間で８ビットの並列入力が同時にＤ／Ａコンバー
タＩＣ１０に入力されてアナログ信号で出力されること
にする。この出力データはＤＭＵＸ段３２のＤＭＵＸＩ
Ｃ１１，ＩＣ１２に入力され、ＤＭＵＸＩＣ１１，ＩＣ
１２は互いに交互に駆動されアナログ信号を並列に出力
し、このようなＤＭＵＸ段３２の出力はサンプルアンホ
ールド回路部５０に入力され本来の信号で再現される。
図７は上記サンプルアンドホールド回路部５０の一実施
例を示すもので、即ち、電圧フォロアであるＯＰアンプ
ｕ１とこのＯＰアンプｕ１の出力を抵抗Ｒ１１，Ｒ１２
により分圧されて入力される電圧フォロアとなるＯＰア
ンプｕ２になりＤＭＵＸ段３２の１５ビット信号を入力
されて本来の信号で再現される。このようにアナログ信
号とディジタル信号の入力をＡ／Ｄ変換させシリアルデ
ータで処理した後伝送しこれを受信してＤ／Ａ変換しパ
ラレル変換させ原信号で再現するようになり、その伝送
チャンネルもコントロール信号とデータ信号を一つのチ
ャンネルで行う。
【００１４】
【発明の効果】以上のように、本発明による並列データ
伝送処理回路によれば、アナログ及びディジタル信号で
ある並列データをディジタルシリアルデータで変換し、
１チャンネルで伝送するシリアル変換部と、所定周波数
の発振力パルスでシリアル変換部をコントロールするコ
ントロール信号を提供し伝送されるシリアルデータに同
期を付与する発振及びコントロール部と、上記シリアル
変換部でチャンネルを通って伝送されるシリアルデータ
を並列データで変換させるパラレル変換部と、上記発振
及びコントロール部から出力される同期でパラレル変換
部をシリアル変換部に同期させるためのリセット信号を
提供し、パラレル変換部をコントロールする発振及びイ
ンパルス発生部と、上記パラレル変換部の出力をサンプ
リングとホールディングさせ原信号で再現させるサンプ
ルアンドホールド回路部とよりなるので、単一のチャン
ネルでコントロール信号とデータを伝送処理し、ディジ
タルアナログ信号を全部処理するようになってその機能
性が大きく向上され、カスタムＩＣ化すると周辺回路が
大変簡素化され全体的なシステムの構成が簡略化される
効果がある。
伝送処理回路によれば、アナログ及びディジタル信号で
ある並列データをディジタルシリアルデータで変換し、
１チャンネルで伝送するシリアル変換部と、所定周波数
の発振力パルスでシリアル変換部をコントロールするコ
ントロール信号を提供し伝送されるシリアルデータに同
期を付与する発振及びコントロール部と、上記シリアル
変換部でチャンネルを通って伝送されるシリアルデータ
を並列データで変換させるパラレル変換部と、上記発振
及びコントロール部から出力される同期でパラレル変換
部をシリアル変換部に同期させるためのリセット信号を
提供し、パラレル変換部をコントロールする発振及びイ
ンパルス発生部と、上記パラレル変換部の出力をサンプ
リングとホールディングさせ原信号で再現させるサンプ
ルアンドホールド回路部とよりなるので、単一のチャン
ネルでコントロール信号とデータを伝送処理し、ディジ
タルアナログ信号を全部処理するようになってその機能
性が大きく向上され、カスタムＩＣ化すると周辺回路が
大変簡素化され全体的なシステムの構成が簡略化される
効果がある。
【図１】本発明による並列データ伝送処理回路のブロッ
ク構成図である。
ク構成図である。
【図２】図１の伝送係の回路図である。
【図３】図１の受信係の回路図である。
【図４】図２，図３の各部の動作波形図である。
【図５】図２，図３の各部の動作波形図である。
【図６】図２，図３の各部の動作波形図である。
【図７】図１でのサンプルアンドホールド回路部の一実
施例を示す詳細回路図である。
施例を示す詳細回路図である。
１０ シリアル変換部 １１ マルチプレクサ（ＭＵＸ）段 １２ アナログ／ディジタル（Ａ／Ｄ）コンバータ端 ２０ 発振及びコントロール部 ２１ 発振コントロール段 ２２ 同期コントロール段 ３０ パラレル変換部 ３１ ディジタル／アナログ（Ｄ／Ａ）コンバータ段 ３２ ディマルプレクサ段 ４０ 発振及びインパルス発生部 ４１ リセット回路段 ４２ 発振コントロール段 ５０ サンプルアンドホールド回路部 ＩＣ１，ＩＣ２，ＩＣ４ マルチプレクサ（ＭＵＸ） ＩＣ３ アナログ／ディジタル（Ａ／Ｄ）コンバータ ＩＣ５，ＩＣ６，ＩＣ７，ＩＣ１４，ＩＣ１５ カウン
タ ＩＣ８，ＩＣ１１，ＩＣ１２ ディマルチプレクサ（Ｄ
ＭＵＸ） ＩＣ９ データバッファ ＩＣ１０ ディジタル／アナログ（Ｄ／Ａ）コンバータ Ｇ１ ＮＯＲゲート Ｇ２，Ｇ３，Ｇ４ インバータ Ｇ５，Ｇ６，Ｇ７ ＮＡＮＤゲート Ｇ８ ＡＮＤゲート Ｑ１ トランジスタ
タ ＩＣ８，ＩＣ１１，ＩＣ１２ ディマルチプレクサ（Ｄ
ＭＵＸ） ＩＣ９ データバッファ ＩＣ１０ ディジタル／アナログ（Ｄ／Ａ）コンバータ Ｇ１ ＮＯＲゲート Ｇ２，Ｇ３，Ｇ４ インバータ Ｇ５，Ｇ６，Ｇ７ ＮＡＮＤゲート Ｇ８ ＡＮＤゲート Ｑ１ トランジスタ
Claims (5)
- 【請求項１】 アナログ及びディジタル信号である並列
データをディジタルシリアルデータで変換して１チャン
ネルへ伝送するシリアル変換部と、所定周波数の発振出
力パルスでシリアル変換部をコントロールするコントロ
ール信号を提供し伝送されるシリアルデータに同期を付
与する発振及びコントロール部と、上記シリアル変換部
でチャンネルを通って伝送されるシリアルデータをアナ
ログ並列データで変換させるパラレル変換部と、上記発
振及びコントロール部から出力される同期でパラレル変
換部をシリアル変換部に同期させるためのリセット信号
を提供し上記パラレル変換部をコントロールする発振及
びインパルス発生部と、上記パラレル変換部の出力をサ
ンプリングとホールディングさせて原信号で再現させる
サンプルアンドホールド回路部とから成る並列データ伝
送処理回路。 - 【請求項２】 上記シリアル変換部は、並列のアナログ
及びディジタルデータをシリアルデータと変換するマル
チプレクサ段と、このマルチプレクサ段のシリアルデー
タ出力をディジタル変換させるアナログ／ディジタルコ
ンバータとよりなる請求項１記載の並列データ伝送処理
回路。 - 【請求項３】 上記発振及びコントロール部と、上記マ
ルプレクサ段をコントロールする所定周波数のコントロ
ール信号を発生する発振コントロール段と、この発振コ
ントロール段のコントロール信号により同期パルスを発
生させる同期コントロール段とから成る請求項１記載の
並列データ伝送処理回路。 - 【請求項４】 上記パラレル変換部は、上記アナログ／
ディジタルコンバータ段のシリアルデータの出力をアナ
ログ信号で変換出力するディジタル／アナログコンバー
タ段と、このディジタル／アナログコンバータ段の出力
を並列データで変換出力するディマルチプレクサ段とか
ら成る請求項１記載の並列データ伝送処理回路。 - 【請求項５】 上記発振及びインパルス発生部は上記同
期コントロール段の同期パルスを所定レベルのインパル
スで変換してリセット信号を提供するリセット回路段
と、このリセット回路段の出力によりディジタル／アナ
ログ段にディマルチプレクサ段をリセットさせ所定周波
数のコントロール信号を発生する発振コントロール段と
から成る請求項１記載の並列データ伝送処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900017014A KR930002134B1 (ko) | 1990-10-24 | 1990-10-24 | 병렬 데이타 전송 처리회로 |
| KR17014/1990 | 1990-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05344163A JPH05344163A (ja) | 1993-12-24 |
| JPH071886B2 true JPH071886B2 (ja) | 1995-01-11 |
Family
ID=19305094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176994A Expired - Fee Related JPH071886B2 (ja) | 1990-10-24 | 1991-07-17 | 並列データ伝送処理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5333136A (ja) |
| JP (1) | JPH071886B2 (ja) |
| KR (1) | KR930002134B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960009536B1 (en) * | 1993-12-21 | 1996-07-20 | Korea Electronics Telecomm | Apparatus for arranging frame phase |
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| US5809466A (en) * | 1994-11-02 | 1998-09-15 | Advanced Micro Devices, Inc. | Audio processing chip with external serial port |
| US6272465B1 (en) | 1994-11-02 | 2001-08-07 | Legerity, Inc. | Monolithic PC audio circuit |
| FI20001913A (fi) * | 2000-08-30 | 2002-03-01 | Nokia Mobile Phones Ltd | Menetelmä ja järjestely häiriön vähentämiseksi |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3654492A (en) * | 1970-08-24 | 1972-04-04 | Itt | Code communication frame synchronization system |
| JPS5857836B2 (ja) * | 1976-02-10 | 1983-12-22 | ソニー株式会社 | メモリ−装置 |
| DE3044620A1 (de) * | 1980-11-27 | 1982-07-08 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Digitales nachrichtenuebertragungssystem |
| JPS61135243A (ja) * | 1984-12-06 | 1986-06-23 | Fujitsu Ltd | 多重伝送方法 |
| NL8802291A (nl) * | 1988-09-16 | 1990-04-17 | Koninkl Philips Electronics Nv | Inrichting voor het verzenden van datawoorden welke een gedigitaliseerde analoog signaal vertegenwoordigen en een inrichting voor het ontvangen van de verzonden datawoorden. |
| US5150363A (en) * | 1989-08-11 | 1992-09-22 | Digital Audio Disc Corporation | Serial input/output multiplexing apparatus |
-
1990
- 1990-10-24 KR KR1019900017014A patent/KR930002134B1/ko not_active IP Right Cessation
-
1991
- 1991-07-11 US US07/728,580 patent/US5333136A/en not_active Expired - Lifetime
- 1991-07-17 JP JP3176994A patent/JPH071886B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05344163A (ja) | 1993-12-24 |
| US5333136A (en) | 1994-07-26 |
| KR920009114A (ko) | 1992-05-28 |
| KR930002134B1 (ko) | 1993-03-26 |
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