JPH07177006A - デジタル信号検出回路 - Google Patents
デジタル信号検出回路Info
- Publication number
- JPH07177006A JPH07177006A JP6249395A JP24939594A JPH07177006A JP H07177006 A JPH07177006 A JP H07177006A JP 6249395 A JP6249395 A JP 6249395A JP 24939594 A JP24939594 A JP 24939594A JP H07177006 A JPH07177006 A JP H07177006A
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- Japan
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- signal
- flip
- flop
- clock
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 デジタル素子で構成された簡単な構成をも
ち、カスタムＩＣ等への実装が容易なデジタル信号検出
回路を提供する。 【構成】 検出対象信号ＴによりフリップフロップＦＦ
１〜ＦＦ３がセットされてクロック信号ＣＬＫが入力さ
れると、フリップフロップＦＦ１の出力端子Ｑ1から信
号Ｔのパルス幅に応じて信号が発生し、フリップフロッ
プＦＦ２のクロック端子ＣＬＫ２に入力される。この信
号に応じてフリップフロップＦＦ２は出力端子Ｑ2 から
信号を発生してフリップフロップＦＦ３のクロック端子
ＣＬＫ３に印加する。そしてフリップフロップＦＦ３の
出力端子Ｑ3 から検出信号ＱＴが発生される。信号ＱＴ
は、処理しやすいように信号Ｔのパルス幅を増幅した信
号となる。信号ＱＴの発生後にはＡＮＤゲートによりク
ロック信号ＣＬＫの入力が抑止されるので、次の信号Ｔ
のパルスによりセットされるまで、クロック信号ＣＬＫ
の印加は抑止される。
ち、カスタムＩＣ等への実装が容易なデジタル信号検出
回路を提供する。 【構成】 検出対象信号ＴによりフリップフロップＦＦ
１〜ＦＦ３がセットされてクロック信号ＣＬＫが入力さ
れると、フリップフロップＦＦ１の出力端子Ｑ1から信
号Ｔのパルス幅に応じて信号が発生し、フリップフロッ
プＦＦ２のクロック端子ＣＬＫ２に入力される。この信
号に応じてフリップフロップＦＦ２は出力端子Ｑ2 から
信号を発生してフリップフロップＦＦ３のクロック端子
ＣＬＫ３に印加する。そしてフリップフロップＦＦ３の
出力端子Ｑ3 から検出信号ＱＴが発生される。信号ＱＴ
は、処理しやすいように信号Ｔのパルス幅を増幅した信
号となる。信号ＱＴの発生後にはＡＮＤゲートによりク
ロック信号ＣＬＫの入力が抑止されるので、次の信号Ｔ
のパルスによりセットされるまで、クロック信号ＣＬＫ
の印加は抑止される。
Description
【０００１】
【産業上の利用分野】本発明は、一定の周波数で連続的
に印加されるデジタル信号を検出するためのデジタル信
号検出回路に関し、特に、デジタル素子だけで構成さ
れ、ＰＡＬ（Programmable Array Logic）、ＦＰＧＡ
（Field Programmable Gate Array）、ＡＳＩＣ等のカ
スタム集積回路（Custom ＩＣ）に実装しやすい構成を
もつデジタル信号検出回路に関するものである。
に印加されるデジタル信号を検出するためのデジタル信
号検出回路に関し、特に、デジタル素子だけで構成さ
れ、ＰＡＬ（Programmable Array Logic）、ＦＰＧＡ
（Field Programmable Gate Array）、ＡＳＩＣ等のカ
スタム集積回路（Custom ＩＣ）に実装しやすい構成を
もつデジタル信号検出回路に関するものである。
【０００２】
【従来の技術】従来のデジタル信号検出回路としては図
３に示すようなものが使用されている。このデジタル信
号検出回路は、印加される電圧により充・放電を繰返す
キャパシタＣｘと、キャパシタＣｘの充・放電による出
力電圧と基準電圧とを比較する比較器Ｃ１、Ｃ２と、比
較器Ｃ１、Ｃ２の動作を制御する制御器１と、この回路
全体をリセットするためのフリップフロップＦ１と、比
較器Ｃ２の出力を一入力信号として動作するフリップフ
ロップＦ２と、から構成されている。
３に示すようなものが使用されている。このデジタル信
号検出回路は、印加される電圧により充・放電を繰返す
キャパシタＣｘと、キャパシタＣｘの充・放電による出
力電圧と基準電圧とを比較する比較器Ｃ１、Ｃ２と、比
較器Ｃ１、Ｃ２の動作を制御する制御器１と、この回路
全体をリセットするためのフリップフロップＦ１と、比
較器Ｃ２の出力を一入力信号として動作するフリップフ
ロップＦ２と、から構成されている。
【０００３】この図３に示すデジタル信号検出回路は次
のように動作する。図４（イ）のトリガ（trigger ）信
号Ａ、（ロ）の検出対象信号Ｂ、そして（ハ）のリセッ
ト（reset ）信号ＲＥＳＥＴが印加されると、キャパシ
タＣｘは（ニ）のように、検出対象信号Ｂ及びリセット
信号ＲＥＳＥＴが“ハイ（high）”状態にある間、充電
されるようになっている。
のように動作する。図４（イ）のトリガ（trigger ）信
号Ａ、（ロ）の検出対象信号Ｂ、そして（ハ）のリセッ
ト（reset ）信号ＲＥＳＥＴが印加されると、キャパシ
タＣｘは（ニ）のように、検出対象信号Ｂ及びリセット
信号ＲＥＳＥＴが“ハイ（high）”状態にある間、充電
されるようになっている。
【０００４】トリガ信号Ａにより比較器Ｃ１がエネーブ
ル（enable）され、これに伴ってトランジスタＮ１がＯ
Ｎとなるので、フリップフロップＦ２の出力信号Ｑ2 は
（ホ）のようにトリガされて出力される。一方、トラン
ジスタＮ１がＯＮとなるとキャパシタＣｘの放電が行わ
れるため、これに従って比較器Ｃ１及びトランジスタＮ
１がＯＦＦとなり、同時に比較器Ｃ２がＯＮとなる。そ
して、トランジスタＮ１がＯＦＦになるとキャパシタＣ
ｘの充電が再開されることになり、キャパシタＣｘの両
端の電圧が基準電圧Ｖref2と同じになれば比較器Ｃ２が
ＯＦＦとなることによって、フリップフロップＦ２は一
定の時間“ハイ”状態を保った後、トリガされる。
ル（enable）され、これに伴ってトランジスタＮ１がＯ
Ｎとなるので、フリップフロップＦ２の出力信号Ｑ2 は
（ホ）のようにトリガされて出力される。一方、トラン
ジスタＮ１がＯＮとなるとキャパシタＣｘの放電が行わ
れるため、これに従って比較器Ｃ１及びトランジスタＮ
１がＯＦＦとなり、同時に比較器Ｃ２がＯＮとなる。そ
して、トランジスタＮ１がＯＦＦになるとキャパシタＣ
ｘの充電が再開されることになり、キャパシタＣｘの両
端の電圧が基準電圧Ｖref2と同じになれば比較器Ｃ２が
ＯＦＦとなることによって、フリップフロップＦ２は一
定の時間“ハイ”状態を保った後、トリガされる。
【０００５】以上のようにして出力される出力信号が中
央処理装置に印加され、デジタル信号の受信が判断され
る。
央処理装置に印加され、デジタル信号の受信が判断され
る。
【０００６】
【発明が解決しようとする課題】ところで、このような
従来のデジタル信号検出回路は、比較器Ｃ１、Ｃ２とし
て演算増幅器等のアナログ回路を使用せねばならず、構
造が複雑でコンパクト化しにくく、デジタル回路への組
込みがそれほど容易には行えないという改良点が残され
ている。
従来のデジタル信号検出回路は、比較器Ｃ１、Ｃ２とし
て演算増幅器等のアナログ回路を使用せねばならず、構
造が複雑でコンパクト化しにくく、デジタル回路への組
込みがそれほど容易には行えないという改良点が残され
ている。
【０００７】そこで本発明では、全体をデジタル素子で
構成し、特にＰＡＬ、ＦＰＧＡ、ＡＳＩＣ等のカスタム
集積回路に実装しやすくしたデジタル型のデジタル信号
検出回路の提供を目的とする。
構成し、特にＰＡＬ、ＦＰＧＡ、ＡＳＩＣ等のカスタム
集積回路に実装しやすくしたデジタル型のデジタル信号
検出回路の提供を目的とする。
【０００８】
【課題を解決するための手段及び作用】このような目的
のため、本発明によるデジタル信号検出回路は、検出対
象信号をプリセット端子の入力とし、一方の出力端子が
入力端子に帰還接続された複数のフリップフロップを用
いて構成される。これらフリップフロップは、前段のフ
リップフロップの他方の出力端子を次段のフリップフロ
ップのクロック端子へ接続する構成とされ、最終段のフ
リップフロップの他方の出力端子から、目的とするデジ
タル信号を判断するための検出信号が発生される。さら
に一段目のフリップフロップのクロック端子には、最終
段のフリップフロップから出力される検出信号により制
御されるスイッチ手段を介してクロック信号が印加され
る。
のため、本発明によるデジタル信号検出回路は、検出対
象信号をプリセット端子の入力とし、一方の出力端子が
入力端子に帰還接続された複数のフリップフロップを用
いて構成される。これらフリップフロップは、前段のフ
リップフロップの他方の出力端子を次段のフリップフロ
ップのクロック端子へ接続する構成とされ、最終段のフ
リップフロップの他方の出力端子から、目的とするデジ
タル信号を判断するための検出信号が発生される。さら
に一段目のフリップフロップのクロック端子には、最終
段のフリップフロップから出力される検出信号により制
御されるスイッチ手段を介してクロック信号が印加され
る。
【０００９】スイッチ手段は、検出信号に応じてクロッ
ク信号のクロック端子への印加を制御する役割を行うも
ので、検出信号及びクロック信号を入力とした論理ゲー
トを用いると応答特性や制御性の面で好ましい。
ク信号のクロック端子への印加を制御する役割を行うも
ので、検出信号及びクロック信号を入力とした論理ゲー
トを用いると応答特性や制御性の面で好ましい。
【００１０】このデジタル信号検出回路では、検出対象
信号により各フリップフロップがセットされ、スイッチ
手段を介してクロック信号が入力されると、一段目のフ
リップフロップの他方の出力端子から検出対象信号のパ
ルス幅に応じて信号が発生し、この出力信号は次段のフ
リップフロップのクロック端子に入力される。該次段の
フリップフロップでは、クロック端子に入力された信号
に応じて他方の出力端子から信号を発生し、その次の段
のフリップフロップのクロック端子に印加する。以下、
同様の動作が行われていき、最終段のフリップフロップ
に達すると、その他方の出力端子から検出信号が発生さ
れる。この検出信号は、伝送先の中央処理装置で処理し
やすいように検出対象信号のパルス幅（あるいは周期）
をフリップフロップ数に応じて増幅した信号であり、中
央処理装置とスイッチ手段に送られる。
信号により各フリップフロップがセットされ、スイッチ
手段を介してクロック信号が入力されると、一段目のフ
リップフロップの他方の出力端子から検出対象信号のパ
ルス幅に応じて信号が発生し、この出力信号は次段のフ
リップフロップのクロック端子に入力される。該次段の
フリップフロップでは、クロック端子に入力された信号
に応じて他方の出力端子から信号を発生し、その次の段
のフリップフロップのクロック端子に印加する。以下、
同様の動作が行われていき、最終段のフリップフロップ
に達すると、その他方の出力端子から検出信号が発生さ
れる。この検出信号は、伝送先の中央処理装置で処理し
やすいように検出対象信号のパルス幅（あるいは周期）
をフリップフロップ数に応じて増幅した信号であり、中
央処理装置とスイッチ手段に送られる。
【００１１】スイッチ手段では、フリップフロップがセ
ットされてから検出信号が所定の論理状態を維持してい
る間はクロック信号の入力が許容され、検出信号がその
所定の論理状態を維持する期間が過ぎるとクロック信号
の入力が抑止される。したがって、次の検出対象信号の
パルスが印加されてフリップフロップがセットされるま
で、クロック信号の印加は止められるようになってい
る。
ットされてから検出信号が所定の論理状態を維持してい
る間はクロック信号の入力が許容され、検出信号がその
所定の論理状態を維持する期間が過ぎるとクロック信号
の入力が抑止される。したがって、次の検出対象信号の
パルスが印加されてフリップフロップがセットされるま
で、クロック信号の印加は止められるようになってい
る。
【００１２】中央処理装置では、次の数式１を用いて検
出対象信号の増幅率を計算し、検出信号を受けて目的の
周波数をもつデジタル信号を判別する。
出対象信号の増幅率を計算し、検出信号を受けて目的の
周波数をもつデジタル信号を判別する。
【００１３】
【数１】 ＱＴamp ＝（２n-1 −１）・１／ｆ＋（ｎ×Ｄ） 〔ＱＴamp ：パルス幅の増幅率，ｎ：フリップフロップ
の数，Ｄ：フリップフロップの遅延時間，１／ｆ：クロ
ック信号の周期〕
の数，Ｄ：フリップフロップの遅延時間，１／ｆ：クロ
ック信号の周期〕
【００１４】これにより、検出対象信号から所定の周波
数で連続的に印加されるデジタル信号だけを検出するこ
とができ、目的の信号が受信状態にあるか否かを判断す
ることができる。
数で連続的に印加されるデジタル信号だけを検出するこ
とができ、目的の信号が受信状態にあるか否かを判断す
ることができる。
【００１５】
【実施例】以下、本発明の実施例を添付の図面を参照し
て説明する。
て説明する。
【００１６】図１の回路図に示すようにこの例のデジタ
ル信号検出回路は、検出対象信号Ｔをプリセット端子Ｐ
Ｒ1 〜ＰＲ3 の入力とし、一方の出力端子バーＱ1 〜バ
ーＱ 3 が入力端子Ｄ1 〜Ｄ3 に帰還接続されたＤ−フリ
ップフロップＦＦ１〜ＦＦ３を用いて構成される。
ル信号検出回路は、検出対象信号Ｔをプリセット端子Ｐ
Ｒ1 〜ＰＲ3 の入力とし、一方の出力端子バーＱ1 〜バ
ーＱ 3 が入力端子Ｄ1 〜Ｄ3 に帰還接続されたＤ−フリ
ップフロップＦＦ１〜ＦＦ３を用いて構成される。
【００１７】一段目のＤ−フリップフロップＦＦ１のク
ロック端子ＣＬＫ１には、スイッチ手段としてのＡＮＤ
ゲートを介してクロック信号ＣＬＫが印加される。ま
た、Ｄ−フリップフロップＦＦ１の他方の出力端子Ｑ1
は次段のＤ−フリップフロップＦＦ２のクロック端子Ｃ
ＬＫ２に接続され、Ｄ−フリップフロップＦＦ２の他方
の出力端子Ｑ2 は次の段のＤ−フリップフロップＦＦ３
のクロック端子ＣＬＫ３に接続される。そして、最終段
のＤ−フリップフロップＦＦ３の他方の出力端子Ｑ3 か
ら検出信号ＱＴが発生され、中央処理装置へ送られる。
ロック端子ＣＬＫ１には、スイッチ手段としてのＡＮＤ
ゲートを介してクロック信号ＣＬＫが印加される。ま
た、Ｄ−フリップフロップＦＦ１の他方の出力端子Ｑ1
は次段のＤ−フリップフロップＦＦ２のクロック端子Ｃ
ＬＫ２に接続され、Ｄ−フリップフロップＦＦ２の他方
の出力端子Ｑ2 は次の段のＤ−フリップフロップＦＦ３
のクロック端子ＣＬＫ３に接続される。そして、最終段
のＤ−フリップフロップＦＦ３の他方の出力端子Ｑ3 か
ら検出信号ＱＴが発生され、中央処理装置へ送られる。
【００１８】ＡＮＤゲートは、クロック信号ＣＬＫ及び
Ｄ−フリップフロップＦＦ３の出力端子Ｑ3 からの検出
信号ＱＴを入力とし、検出信号ＱＴに従ってクロック信
号ＣＬＫのクロック端子ＣＬＫ１への印加を制御する。
Ｄ−フリップフロップＦＦ３の出力端子Ｑ3 からの検出
信号ＱＴを入力とし、検出信号ＱＴに従ってクロック信
号ＣＬＫのクロック端子ＣＬＫ１への印加を制御する。
【００１９】次に、この回路の動作を説明する。まず、
図２（ロ）に示すようにこの例では、“ロウ”と“ハ
イ”のパルス幅が異なる一定周波数の検出対象信号Ｔが
印加され、その“ロウ”パルスが入力されると、Ｄ−フ
リップフロップＦＦ１〜ＦＦ３は信号エッジですべてセ
ットされる。したがって、クロック信号ＣＬＫの入力が
許容される。
図２（ロ）に示すようにこの例では、“ロウ”と“ハ
イ”のパルス幅が異なる一定周波数の検出対象信号Ｔが
印加され、その“ロウ”パルスが入力されると、Ｄ−フ
リップフロップＦＦ１〜ＦＦ３は信号エッジですべてセ
ットされる。したがって、クロック信号ＣＬＫの入力が
許容される。
【００２０】そして、ＡＮＤゲートを介して図２（イ）
のクロック信号ＣＬＫがＤ−フリップフロップＦＦ１の
クロック端子ＣＬＫ１に印加されると、検出対象信号Ｔ
のパルス幅に応じてＤ−フリップフロップＦＦ１の出力
端子Ｑ1 から図２（ハ）の信号が出力され、Ｄ−フリッ
プフロップＦＦ２のクロック端子ＣＬＫ２に印加され
る。すると、Ｄ−フリップフロップＦＦ２の出力端子Ｑ
2 から図２（ニ）の信号が出力され、Ｄ−フリップフロ
ップＦＦ３のクロック端子ＣＬＫ３に印加される。
のクロック信号ＣＬＫがＤ−フリップフロップＦＦ１の
クロック端子ＣＬＫ１に印加されると、検出対象信号Ｔ
のパルス幅に応じてＤ−フリップフロップＦＦ１の出力
端子Ｑ1 から図２（ハ）の信号が出力され、Ｄ−フリッ
プフロップＦＦ２のクロック端子ＣＬＫ２に印加され
る。すると、Ｄ−フリップフロップＦＦ２の出力端子Ｑ
2 から図２（ニ）の信号が出力され、Ｄ−フリップフロ
ップＦＦ３のクロック端子ＣＬＫ３に印加される。
【００２１】その結果、最終段のＤ−フリップフロップ
ＦＦ３は出力端子Ｑ3 から、図２（ホ）のようにフリッ
プフロップの数に応じた増幅期間、所定の論理状態（こ
の例では論理“ハイ”）を維持する検出信号ＱＴを出力
し、また、出力端子バーＱ3から図２（ヘ）の信号ＱＮ
を出力することになる。
ＦＦ３は出力端子Ｑ3 から、図２（ホ）のようにフリッ
プフロップの数に応じた増幅期間、所定の論理状態（こ
の例では論理“ハイ”）を維持する検出信号ＱＴを出力
し、また、出力端子バーＱ3から図２（ヘ）の信号ＱＮ
を出力することになる。
【００２２】その後、検出信号ＱＴがもとの状態（この
例では論理“ロウ”）に戻ると、ＡＮＤゲートの出力は
“ロウ”状態に固定され、次の検出対象信号Ｔの“ロ
ウ”パルスが印加されてセットが行われるまで、クロッ
ク信号ＣＬＫの印加が抑止される。
例では論理“ロウ”）に戻ると、ＡＮＤゲートの出力は
“ロウ”状態に固定され、次の検出対象信号Ｔの“ロ
ウ”パルスが印加されてセットが行われるまで、クロッ
ク信号ＣＬＫの印加が抑止される。
【００２３】検出信号ＱＴは中央処理装置へ送られ、前
述の数式１を用いて計算を行うことで目的のデジタル信
号の印加が判断される。
述の数式１を用いて計算を行うことで目的のデジタル信
号の印加が判断される。
【００２４】
【発明の効果】以上説明したように本発明によれば、Ａ
ＮＤゲート等の論理ゲートやフリップフロップというデ
ジタル素子だけでデジタル信号検出回路を構成できるの
で、構造が簡単でコンパクト化しやすく、ＰＡＬ、ＦＰ
ＧＡ、ＡＳＩＣ等のカスタム集積回路に容易に組込める
デジタル信号検出回路を提供できる。
ＮＤゲート等の論理ゲートやフリップフロップというデ
ジタル素子だけでデジタル信号検出回路を構成できるの
で、構造が簡単でコンパクト化しやすく、ＰＡＬ、ＦＰ
ＧＡ、ＡＳＩＣ等のカスタム集積回路に容易に組込める
デジタル信号検出回路を提供できる。
【図１】本発明によるデジタル信号検出回路の実施例を
示す回路図。
示す回路図。
【図２】図１の回路における各信号のタイミングを示す
波形図。
波形図。
【図３】従来のデジタル信号検出回路の回路図。
【図４】図３の回路における各信号のタイミングを示す
波形図。
波形図。
ＦＦ１〜ＦＦ３ Ｄ−フリップフロップ Ｒ 抵抗 Ｔ 検出対象信号 ＱＴ 検出信号 ＣＬＫ クロック信号
Claims (2)
- 【請求項１】 所定のデジタル信号を検出するための検
出信号を発生するデジタル信号検出回路であって、 それぞれ検出対象信号をプリセット端子の入力とし且つ
一方の出力端子が入力端子に帰還接続され、また、一段
目のフリップフロップのクロック端子にクロック信号を
受け、前段のフリップフロップの他方の出力端子を次段
のフリップフロップのクロック端子へ接続し、そして最
終段のフリップフロップの他方の出力端子から検出信号
を発生するよう構成された複数のフリップフロップと、
一段目のフリップフロップへのクロック信号の印加を、
発生される検出信号に従って制御するスイッチ手段と、
を備えることを特徴とするデジタル信号検出回路。 - 【請求項２】 スイッチ手段は、クロック信号及び検出
信号を入力とする論理ゲートで構成される請求項１記載
のデジタル信号検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930021346A KR100203395B1 (ko) | 1993-10-14 | 1993-10-14 | 디지탈신호 검출회로 |
| KR1993P21346 | 1993-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07177006A true JPH07177006A (ja) | 1995-07-14 |
Family
ID=19365834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6249395A Pending JPH07177006A (ja) | 1993-10-14 | 1994-10-14 | デジタル信号検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07177006A (ja) |
| KR (1) | KR100203395B1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292821A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | パルス断検出回路 |
| JPH0580090A (ja) * | 1991-09-19 | 1993-03-30 | Fujitsu Ltd | 特定信号判定装置 |
-
1993
- 1993-10-14 KR KR1019930021346A patent/KR100203395B1/ko not_active IP Right Cessation
-
1994
- 1994-10-14 JP JP6249395A patent/JPH07177006A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292821A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | パルス断検出回路 |
| JPH0580090A (ja) * | 1991-09-19 | 1993-03-30 | Fujitsu Ltd | 特定信号判定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950013028A (ko) | 1995-05-17 |
| KR100203395B1 (ko) | 1999-06-15 |
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