KR100203395B1

KR100203395B1 - 디지탈신호 검출회로

Info

Publication number: KR100203395B1
Application number: KR1019930021346A
Authority: KR
Inventors: 황규동
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1993-10-14
Filing date: 1993-10-14
Publication date: 1999-06-15
Also published as: KR950013028A; JPH07177006A

Abstract

본 발명은 일정한 주파수로 연속적으로 인가되는 디지탈 신호를 검출하는 디지탈신호 검출회로를 제공한다. 본 발명의 회로는, 검출대상신호(T)가 프리세트(PR₁∼PR₃) 단자에 각각 인가되고 출력단자(Q₁∼Q₃)가 입력단자(D₁∼D₃)에 각각 접속된 D플립플롭(FF1∼FF3)과, 클럭신호(CLK)와 상기 D플립플롭(FF3)의 출력단자(Q₃)의 신호를 입력신호로 하며 그 출력신호가 상기 D플립플롭(FF1)의 클럭단자(CLK1)에 입력되는 앤드게이트(AND)로 이루어지며, 상기 D플립플롭(FF1, FF2)의 출력단자(Q₁, Q₂)는 각가 상기 D플립플롭(FF2, FF3)의 클럭단자(CLK2, CLK3)에 연결되고, 상기 D플립플롭(FF3)의 출력단자(Q₃)로 부터 검출 출력신호를 얻도록 구성된다. 본 발명의 회로는, 구성이 간단하고 디지탈소자로만 구서되어 있어 PAL, FPGA, ASIC 등의 사용자 집적회로에 용이하게 이식할 수 있다.

Description

디지탈신호 검출회로

제1도는 종래의 디지탈신호 검출회로도이고,

제2도는 제1도의 입·출력 신호파형도이며,

제3도는 본 발명의 실시예 회로도이고,

제4도는 제3도의 입·출력 신호 파형도이다.

* 도면의 주요 부분에 대한 부호의 설명

10 : 중앙처리장치 AND : 앤드게이트

R : 저항 FF1∼FF3 : D 플립플롭

본 발명은 일정한 주파수로 연속적으로 인가되는 디지탈신호를 검출하기 위한 디지탈신호 검출회로에 관한 것으로, 특히 디지탈소자만으로 구성되어, 사용자 집적회로(Custom IC) 예컨데, PAL(Programmable Array Logic)이나 FPGA(Field Programmable Gate Array) 또는 ASIC에 인식하기 용이하도록 구성된 디지탈신호 검출회로에 관한 것이다.

통신회로 등에 이용되는 종래의 디지탈신호 검출회로로는 연산증폭기등과 같은 아날로그소자를 포함하는 단안정 멀티바이브레이터 전용 IC(예를 들어, HD14538)를 사용하여 왔으며, 수신되는 통신신호에 포함된, 일정 주파수의 연속적인 신호, 즉, 디지탈펄스신호를 검출함으로서 현재 통신신호가 수신되고 있는지의 여부를 알수 있게 된다.

이와 같은 종래의 디지탈신호 검출회로는 제1도에 도시된 바와 같이, 인가되는 전압에 따라 층·방전을 반복하는 콘덴서(Cx)와, 콘덴서(Cx)의 충·방전에 따른 출력전압과 기준전압을 비교하는 비교기(C1, C2)와, 이 비교기(C1, C2)의 동작을 제어하는 제어기(1))와, 이 회로 전체를 리세트하기 위한 플립플롭(F1)과, 상기 비교기(C2)의 출력을 일측 입력신호로 통화여 동작하는 플립플롭(F2)으로 구성된다.

이와 같이 구성된 종래의 디지탈신호 검출회로로는 제2도의 (a)(b)(c)에 도시된 트리거신호(A), 검출대상신호(B) 그리고 리세트신호(RESET)가 인가되며, 제2도의 (e)와 같은 검출신호를 출력한다. 트리거신호(A)와 검출대상신호(B)는 각각 정극성 및 부극성 펄스형태로 입력되는데, 입력된 검출대상신호(B)는 검출회로내부의 인버터(NT)에 의해 정극성 펄스로 신호 반전된다.

디지탈신호 검출회로의 출력(Q₂)이 제2도의 (e)와 같이 로우 상태에서 트리거신호(A) 또는 검출대상신호(B)가 인가되면, 콘덴서(Cx)가 충전되고, 이에 따라 비교기(C1)는 인에이블(Enable)되고 트랜지스터(N1)는 턴온 된다. 이때, 플립플롭(F2)의 출력단자(Q₂)는 제2도 (e)와 같이 하이 상태로 된다.

이렇게, 트랜지스터(N1)가 턴온으로 되면, 콘덴서(Cx)는 제2도 (d)에서와 같이 기준전압(Vref₁)에 도달할 때 까지 급속히 방전을 하게 되므로, 이에 따라 비교기(C1)의 출력상태가 바뀌어서 트랜지스터(N1)는 턴오프 된다. 그후, 비교기(C1)가 턴오프되는 동시에 상기 트랜지스터(N1)가 턴오프 됨에 따라 콘덴서(Cx)는 저항(Rx)을 통해 재충전 되고, 이와 같은 과정에서 콘덴서(Cx) 양단의 전압이 기준전압(V_ref2)으로 되면 비교기(C2)의 출력상태가 바뀌고, 이에 의해 플립플롭(F2)은 리셋되어 그 출력단자(Q₂)가 로우 상태로 되고, 비교기(C2)는 턴오프 된다. 결국, 트리거신호(A) 또는 검출대상신호(B)이 펄스가 입력될 때마다 플립플롭(F2)의 출력단자(Q₂)로는 제2도 (e)에서와 같이 콘덴서(Cx) 및 저항(Rx)에 의해 정해지는 펄스폭(T)을 갖는 펄스신호가 출력된다. 이 출력 펄스신호는 통신회로내의 중앙처리장치(도시되지 않음)로 입력됨으로서, 이에 의해 중앙처리장치는 현재 통신신호가 수신중임을 인식하게 된다.

실제적으로, 디지탈신호 검출회로로는 제2도의 (b)에서와 같은 부극성펄스 형태의 검출대상신호(B)만이 트리거신호로서 입력된다. 또한, 제2도 (b)에는 하나의 펄스만이 도시되어 있으나, 연속적으로 입력되는 일정주파수의 디지탈 펄스신호에 대하여도 상기와 동일한 동작을 반복함에 의해 제2도(e)에서와 같이 소정 펄스폭(T)을 갖는 연속된 펄스신호가 출력된다.

그러나, 상기와 같은 종래의 디지탈신호 검출회로는, 비교기(C1)(C2)로서 연산증폭기와 같은 아날로그소자들을 사용하기 때문에 그 구조가 복잡하고 콤팩트호 하기 어려워 사용자 집적회로와 같은 이식이 곤란하다는 폐단이 있다.

이에, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 사용자 집적회로(Custom IC), 예컨데, PAL, FPGA, ASIC에 이식하기 용이하도록 아날로그 회로가 제거된 디지탈소자로만 이루어진 회로를 사용하여 일정한 주파수를 가지며 연속적으로 인가되는 디지탈신호를 검출하는 디지탈신호 검출회로를 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명의 구성 및 효과를 첨부도면을 참조하여 상세히 설명한다.

본 발명의 디지탈신호 검출회로는 제3도와 같이, 일정한 주파수의 펄스형태의 검출대상인신호(T)가 프리세트단자(PR₁∼PR₃) 각각 인가되고, 출력단자(Q₁∼Q₃)가 입력단자(D₁∼D₃)에 각각 귀환되는 D플립플롭(FF1∼FF3)과, 클럭신호(CLK)와 디지탈신호 검출회로의 출력단자인 상기 D플립플롭(FF3)의 출력단자(Q₃)의 신호를 입력신호로 하며, 그 출력신호가 D플립플롭(FF1)의 클럭단자(CLK1)에 입력되는 앤드게이트(AND)로 이루어지고, 상기 D플립플롭(FF1∼FF2)의 출력단자(Q₁∼Q₂)는 각각 상기 D플립플롭(FF2, FF3)의 클럭단자(CLK2, CLK3)에 연결되도록 구성된다.

제4도 (a)∼(f)는 제3도의 회로 각부에서의 입출력 파형도이다.

이하, 본 발명의 디지탈신호 검출회로의 동작을 제3도 및 제4도 (a)∼(f)를 참조하여 상세히 설명한다.

제4도의 (b)와 같이 일정한 주파수를 가지며 연속적으로 인가되는 검출대상신호(T)가 입력되면, D플립플롭(FF1∼FF3) 은 이에 의해 각각 프리세트 되는데, 이와 같은 프리세트 상태에서 제4도의 (a)와 같이 클럭신호(CLK)가 앤드케이트(AND)를 통해 D플립플롭(FF1)의 클럭단자(CLK1)에 인가되면, D플립플롭(FF1)의 출력단자(Q₁)에서 제4도 (c)와 같은 신호가 출력된어 D플립플롭(FF2)의 클럭단자(CLK2)에 인가된다.

이렇게 D플립플롭(FF2)의 클럭단자(CLK2)에 클럭신호가 인가되면, 이 D플립플롭(FF2)의 출력단자(Q₂)에서 제4도 (d)와 같은 신호가 출력되어 D플립플롭(FF3)의 클럭단자(CLK3)에 인가된다.

따라서, D플립플롭(FF3)의 출력단자(Q₃)에서는 제4도의 (e)와 같이 서로 연결된 D플립플롭의 개수와 클럭주파수에 따라 설정되는 펄스폭을 갖는 펄스신호(QT)가 출력되는 한편, 출력단자(Q₃)에서는 제4도 (f)에서와 같이 반전된 펄스신호(QN)가 출력된다.

이렇게 펄스신호(QT)가 출력된 후 이 펄스신호(QT)가 로우상태로 되면 앤드게이트(AND)의 출력은 로우상태로 유지되며, 이에 따라 제4도 (d)의 검출대상신호(T)의 다음 펄스가 입력되어 각 D플립플롭(FF1∼FF3)이 다시 프리세트될 때까지 D플립플롭(FF1)으로의 클럭신호(CLK)의 인가가 차단된다.

상기와 같이 검출된 펄스신호(QT)의 펄스폭(QTamp)은 다음식에 의해 주어진다.

QTamp = (2^n-1-1)· 1/f + (n × D) -----[1]

이때, n은 D플립플롭의 개수

D는 D플립플롭소자 자체의 지연시간

1/f은 클럭신호의 주기이다.

제4도 (b) 및 (e)에는 하나의 펄스만이 도시되어 있으나, 연속적으로 입력되는 일정 주파수의 디지탈펄스신호에 대하여도 상기와 동일한 동작을 반복함에 의해 상기식에 의해 설정되는 펄스폭(QTamp)을 갖는 연속된 펄스신호(QT)가 출력된다.

상기와 같이 설정된 펄스폭을 갖는 검출펄스신호(QT)가 중앙처리장치(10)로 입력되면, 중앙처리장치(10)는 입력되는 검출펄스신호(QT)에 의해 현재 통신신호가 수진중임을 인식하게 된다.

상기와 같은 본 발명은, 앤드게이트 등의 논리게이트와 플립플롭과 같은 디지탈 소자만으로 디지탈신호 검출회로를 구성할 수 있기 때문에, 구조가 간단하고 콤팩트화하기 쉬우며, 이에 따라 PAL, FPGA, ASIC 등의 사용자 집적회로에 용이하게 이식하여 사용할 수 있는 장점이 있다.

Claims

일정주파수의 디지탈 펄스신호인 검출대상신호(T)가 프리세트단자(PR₁∼RP₃)에 각각 인가되고 일측의 출력단자(Q₁∼Q₃)가 입력단자(D₁∼D₃)에 각각 접속된 D플립플롭(FF1∼FF3)과, 클럭신호(CLK)와 상기 D플립플롭(FF3)의 출력단자(Q₃)의 신호를 입력신호로 하며 그 출력신호가 상기 D플립플롭(FF1)의 클럭단자(CLK1)에 입력되는 앤드게이트(AND)로 이루어지며, 상기 D플립플롭(FF1, FF2)의 출력단자(Q₁, Q₂)는 각각 상기 D플립플롭(FF2, FF3)의 클럭단자(CLK2, CLK3)에 연결되고, 상기 D플립플롭(FF3)의 출력단자(Q₃)로 부터 검출 출력신호를 얻도록 된 디지탈 신호검출회로.