KR950013028A - 디지탈신호 검출회로 - Google Patents

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KR950013028A
KR950013028A KR1019930021346A KR930021346A KR950013028A KR 950013028 A KR950013028 A KR 950013028A KR 1019930021346 A KR1019930021346 A KR 1019930021346A KR 930021346 A KR930021346 A KR 930021346A KR 950013028 A KR950013028 A KR 950013028A
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황규동
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김광호
삼성전자 주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 디지탈신호 검출회로에 관한 것으로, 특히 검출대상신호(T)는 D플립-플랍(FF1∼FF3)의 프리세트(PR1∼PR3)단자에 인가되고, D플립-플랍(FF1∼FF3)의 출력단자(∼)는 D플립-플랍(FF1∼FF3)의 입력단자(D1∼D3)에 연결되며 클럭신호(CLK)는 앤드게이트(AND) 일측단자에 인가되고 D플립-플랍(FF3)의 출력신호가(Q3)가 앤드게이트(AND) 타측단자에 인가되며 이 앤드게이트(AND)의 출력신호가 D플립-플랍(FF1)의 클럭단자(CLK1)에 인가되고 이 D플립-플랍(FF1)의 출력단자(Q1)는 D플립-플랍(FF2)의 클럭단자(CLK2)에 인가되고 이 D플립-플랍(FF2)의 출력단자(Q2)는 D플립-플랍(FF3)의 클럭단자(CLK3)로 인가하며 상기 D플립-플랍(FF3)의 출력단자(Q3)를 통한 출력신호가 중앙처리장치(10)에 인가되도록 구성되어, 구성이 간단하고 디지탈소자로만 구성되어 있어 PAL, FPGA, ASIC등에 이식이 용이한 디지탈신호 검출회로에 관한 것이다.
(공개도면:제3도)

Description

디지탈신호 검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예 회로도이다.

Claims (1)

  1. 검출대상신호(T)가 인가되는 D플립-플랍(FF1∼FF3)의 프리세트(PR1∼PR3)단자와, 상기 D플립-플랍(FF1∼FF3)의 출력단자(Q1∼Q3)가 연결되는 D플립-플랍(FF1∼FF3)의 입력단자(D1∼D3)와, 클럭신호(CLK)가 일측단자에 인가되고 D플립-플랍(FF3)의 출력신호가(Q3)가 타측단자에 인가되는 앤드게이트(AND)와, 이 앤드게이트(AND)의 출력신호가 인가되는 D플립-플랍(FF1)의 클럭단자(CLK1)와, 상기 D플립-플랍(FF1)의 출력단자(Q1)가 연결되는 D플립-플랍(FF2)의 클럭단자(CLK2)와, 상기 D플립-플랍(FF2)의 출력단자(Q2)가 연결되는 D플립-플랍(FF3)의 클럭단자(CLK3)와, 중앙처리장치(10)가 판단하기 쉽게 "하이"또는 "로우"상태로 일정하게 유지되는 신호를 출력하는 플립-플랍(FF3)의 출력단자(Q3)로 구성된 것을 특징으로 하는 디지탈 신호 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930021346A 1993-10-14 1993-10-14 디지탈신호 검출회로 KR100203395B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63292821A (ja) * 1987-05-26 1988-11-30 Nec Corp パルス断検出回路
JPH0580090A (ja) * 1991-09-19 1993-03-30 Fujitsu Ltd 特定信号判定装置

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