JPH07168603A

JPH07168603A - 多重化制御装置

Info

Publication number: JPH07168603A
Application number: JP5315121A
Authority: JP
Inventors: Koichi Tanaka; 浩一田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-15
Filing date: 1993-12-15
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】ＣＰＵユニットの外部に特別なハードウェア
を付加することなしにＣＰＵの多重化を実現する。【構成】２ポートメモリ５ａ、５ｂ、Ｉ／Ｏバス９を
介してＣＰＵユニット１ａ、１ｂ間のデータ伝送が行わ
れる。ユニットを切り換える場合は、現在マスタ系であ
るＣＰＵ２ａが系切換回路６ａを制御しバッファ閉信号
及び系切換信号を出力させる。バッファ閉信号の入力に
よりバッファ７ａは閉となりユニット１ａはスタンバイ
系となる。系切換回路６ｂは系切換信号線１０から系切
換信号が入力されるとバッファ７ｂにバッファ開信号を
出力する。バッファ７ｂは開となりユニット１ｂはマス
タ系となる。ＣＰＵ２ａに異常が発生した場合は回路６
ａがこの異常を検出してバッファ閉信号及び系切換信号
を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばプラントを制
御、監視する計装制御装置に用いる多重化制御装置に関
するものである。

【０００２】

【従来の技術】ＣＰＵを使用してプロセスを制御するよ
うな計装制御システムにおいては、ＣＰＵの故障はプロ
セスの操業効率の低下につながるだけでなく、プロセス
の安全性維持等から許されない。そのため、高信頼性を
要求されるプロセス制御においては、予め複数のＣＰＵ
を用意しておくＣＰＵの多重化方式がとられている。

【０００３】図５は例えば特公昭６０−２３７５４５号
公報等に示された従来の多重化制御装置のブロック図で
あり、プロセスを制御する計装制御システムに用いられ
た例を示している。２１ａ、２１ｂはＣＰＵユニット、
２２ａ、２２ｂはそれぞれＣＰＵユニット２１ａ、２１
ｂ内のＣＰＵ、２３ａ、２３ｂはＣＰＵ２２ａ、２２ｂ
のプログラムを記憶するＳＲＡＭであるプログラムメモ
リ、２４ａ、２４ｂはＣＰＵ２２ａ、２２ｂの演算結果
を記憶するデータメモリである。

【０００４】また、２５ａ、２５ｂはＣＰＵユニット２
１ａ、２１ｂを接続するデータ伝送装置、２７はＣＰＵ
ユニット２１ａ、２１ｂを切り換えるためのＣＰＵ切換
装置、２８ａ、２８ｂはプログラムメモリ２３ａ、２３
ｂのバックアップ電源であるバッテリー、２９、２９
ａ、２９ｂはＩ／Ｏバス、３１はＩ／Ｏバス２９を介し
てＣＰＵユニット２１ａ、２１ｂに接続され図示しない
プロセスを制御するためのプロセス入出力装置である。

【０００５】次に、このような多重化制御装置の動作に
ついて説明する。いま、ＣＰＵユニット２１ａをマスタ
系、ＣＰＵユニット２１ｂをスタンバイ系とすると、Ｃ
ＰＵ切換装置２７は図５に示すようにＣＰＵユニット２
１ａ側のＩ／Ｏバス２９ａを選択しており、プロセス入
出力装置３１はＣＰＵユニット２１ａと接続されてい
る。ＣＰＵユニット２１ａ内のＣＰＵ２２ａは、プログ
ラムメモリ２３ａに記憶された内容を逐次読み出して実
行し、その実行結果をデータメモリ２４ａへ出力し、ま
たＩ／Ｏバス２９ａ、ＣＰＵ切換装置２７、Ｉ／Ｏバス
２９を介してプロセス入出力装置３１へ出力しプロセス
を制御する。

【０００６】この多重化制御装置では、ＣＰＵユニット
２１ａ、２１ｂの同期化を行うために、データ伝送装置
２５ａ、２５ｂを介してマスタ系であるＣＰＵユニット
２１ａ側からスタンバイ系であるＣＰＵユニット２１ｂ
側へデータ伝送を行っている。また、ＣＰＵ切換装置２
７にＣＰＵユニット２１ｂ側のＩ／Ｏバス２９ｂを選択
させることにより、マスタ系とスタンバイ系の切り換え
が行われ、ＣＰＵユニット２１ｂがマスタ系、ＣＰＵユ
ニット２１ａがスタンバイ系となる。

【０００７】

【発明が解決しようとする課題】従来の多重化制御装置
は以上のようにしてＣＰＵの多重を実現しているので、
ＣＰＵユニットの外部にＣＰＵユニットの同期化を行う
ためのデータ伝送装置やＣＰＵを切り換えるためのＣＰ
Ｕ切換装置が必要であるという問題点があった。また、
ＣＰＵの多重化が不要なシステムにこのＣＰＵ多重化装
置を利用しようとすると、不要であるはずのデータ伝送
装置やＣＰＵ切換装置を外すことができず、コストアッ
プ要因になるという問題点があった。また、プログラム
変更を容易にするためにＣＰＵユニット内のプログラム
メモリをＳＲＡＭとし、そのバックアップ電源用にバッ
テリーを設けているため、バッテリーの保守が必要であ
るという問題点があった。

【０００８】本発明は、上記課題を解決するためになさ
れたもので、第１の目的は、ＣＰＵユニットの外部に特
別なハードウェアを付加することなく、かつ簡単な構成
でＣＰＵユニットの同期化及び切り換えを実現できる多
重化制御装置を提供するものである。また、第２の目的
は、ＣＰＵの多重化が不要な場合には不要なブロックを
外すことができる多重化制御装置を提供するものであ
る。また、第３の目的は、ＣＰＵユニット内のバックア
ップ電源用のバッテリーをなくすことができる多重化制
御装置を提供するものである。

【０００９】

【課題を解決するための手段】本発明の多重化制御装置
のマスタＣＰＵユニットのＣＰＵは、ユニット内のプロ
グラムメモリのプログラムに従って、バッファを介して
プロセスから入力したデータを演算処理し、その演算結
果のデータをユニット内のデータメモリに記憶すると共
に、バッファ及びＩ／Ｏバスを介してスタンバイＣＰＵ
ユニットの２ポートメモリに他方の入出力端子から記憶
させ、スタンバイＣＰＵユニットのＣＰＵは、マスタＣ
ＰＵユニットのＣＰＵがユニット内の２ポートメモリに
記憶させたデータを一方の入出力端子から読み出し、ユ
ニット内のデータメモリに記憶させて同期化することを
特徴とする。

【００１０】また、各ＣＰＵユニットの系切換回路は系
切換信号線で相互に接続されており、マスタＣＰＵユニ
ットからスタンバイＣＰＵユニットに切換わるＣＰＵユ
ニットの系切換回路は、ユニット内のバッファにバッフ
ァ閉信号を出力してユニット内のＣＰＵとＩ／Ｏバスと
を切離すと共に、系切換信号線を介してマスタＣＰＵユ
ニットに切換わるＣＰＵユニットの系切換回路に系切換
信号を伝送し、スタンバイＣＰＵユニットからマスタＣ
ＰＵユニットに切換わるＣＰＵユニットの系切換回路
は、系切換信号線を介して伝送される系切換信号を入力
して、ユニット内のバッファにバッファ開信号を出力し
てユニット内のＣＰＵとＩ／Ｏバスとを接続することを
特徴とする。

【００１１】また、各ＣＰＵユニットの系切換回路は系
切換信号線で相互に接続されており、マスタＣＰＵユニ
ットからスタンバイＣＰＵユニットに切換わるＣＰＵユ
ニットの系切換回路は、ユニット内のバッファにバッフ
ァ閉信号を出力してユニット内のＣＰＵとＩ／Ｏバスと
を切離すと共に、系切換信号線を介してマスタＣＰＵユ
ニットに切換わるＣＰＵユニットの系切換回路に系切換
信号を伝送し、スタンバイＣＰＵユニットからマスタＣ
ＰＵユニットに切換わるＣＰＵユニットの系切換回路
は、系切換信号線を介して伝送される系切換信号を入力
して、ユニット内のバッファにバッファ開信号を出力し
てユニット内のＣＰＵとＩ／Ｏバスとを接続するもので
あり、かつマスタＣＰＵユニットのＣＰＵは、ユニット
内のプログラムメモリのプログラムに従って、バッファ
を介してプロセスから入力したデータを演算処理し、そ
の演算結果のデータをユニット内のデータメモリに記憶
すると共に、バッファ及びＩ／Ｏバスを介してスタンバ
イＣＰＵユニットの２ポートメモリに他方の入出力端子
から記憶させ、スタンバイＣＰＵユニットのＣＰＵは、
マスタＣＰＵユニットのＣＰＵがユニット内の２ポート
メモリに記憶させたデータを一方の入出力端子から読み
出し、ユニット内のデータメモリに記憶させて同期化す
ることを特徴とする。

【００１２】また、２ポートメモリは、一方及び他方の
入出力端子がコネクタを介してＣＰＵ、及びＩ／Ｏバス
に接続されており、ＣＰＵユニットから取外し自在にな
っていることを特徴とする。

【００１３】また、系切換回路は、系切換信号線及びバ
ッファとの接続線がそれぞれコネクタを介して接続され
ており、ＣＰＵユニットから取外し自在になっているこ
とを特徴とする。

【００１４】また、プログラムメモリは、書き込み可能
な不揮発性メモリであることを特徴とする。

【００１５】

【作用】本発明によれば、マスタＣＰＵユニットのＣＰ
Ｕが演算結果のデータをバッファ及びＩ／Ｏバスを介し
てスタンバイＣＰＵユニットの２ポートメモリに記憶さ
せ、スタンバイＣＰＵユニットのＣＰＵがこのデータを
読み出すことにより、スタンバイＣＰＵユニットがマス
タＣＰＵユニットに同期化される。

【００１６】また、マスタＣＰＵユニットからスタンバ
イＣＰＵユニットに切換わるＣＰＵユニットでは、系切
換回路がバッファにバッファ閉信号を出力してＣＰＵと
Ｉ／Ｏバスとを切り離させると共に、系切換信号線に系
切換信号を出力し、スタンバイＣＰＵユニットからマス
タＣＰＵユニットに切換わるＣＰＵユニットでは、系切
換信号線を介して系切換信号が入力された系切換回路が
バッファにバッファ開信号を出力してＣＰＵとＩ／Ｏバ
スとを接続させる。

【００１７】また、マスタＣＰＵユニットのＣＰＵが演
算結果のデータをバッファ及びＩ／Ｏバスを介してスタ
ンバイＣＰＵユニットの２ポートメモリに記憶させ、ス
タンバイＣＰＵユニットのＣＰＵがこのデータを読み出
すことにより、スタンバイＣＰＵユニットがマスタＣＰ
Ｕユニットに同期化される。そして、マスタＣＰＵユニ
ットからスタンバイＣＰＵユニットに切換わるＣＰＵユ
ニットでは、系切換回路がバッファにバッファ閉信号を
出力してＣＰＵとＩ／Ｏバスとを切り離させると共に、
系切換信号線に系切換信号を出力し、スタンバイＣＰＵ
ユニットからマスタＣＰＵユニットに切換わるＣＰＵユ
ニットでは、系切換信号線を介して系切換信号が入力さ
れた系切換回路がバッファにバッファ開信号を出力して
ＣＰＵとＩ／Ｏバスとを接続させる。

【００１８】また、２ポートメモリの入出力端子にコネ
クタを設けることにより、２ポートメモリをＣＰＵユニ
ットから取り外すことができる。

【００１９】また、系切換回路の接続線にコネクタを設
けることにより、系切換回路をＣＰＵユニットから取り
外すことができる。

【００２０】また、演算処理手段のプログラムメモリを
書き込み可能な不揮発性メモリとすることにより、バッ
クアップ電源用のバッテリーが不要となる。

【００２１】

【実施例】

実施例１．図１は本発明の１実施例である多重化制御装
置のブロック図である。１ａ、１ｂはＣＰＵユニット、
２ａ、２ｂはそれぞれＣＰＵユニット１ａ、１ｂ内のＣ
ＰＵ、３ａ、３ｂはＣＰＵ２ａ、２ｂのプログラムを記
憶するＳＲＡＭであるプログラムメモリ、４ａ、４ｂは
ＣＰＵ２ａ、２ｂの演算結果を記憶するデータメモリ、
５ａ、５ｂはＣＰＵ２ａ、２ｂ及び後述するバッファに
接続された一方の入出力端子と直接Ｉ／Ｏバスに接続さ
れた他方の入出力端子の２つの入出力端子を有するデー
タ伝送手段である２ポートメモリである。

【００２２】また、６ａ、６ｂはＣＰＵ２ａ、２ｂとＩ
／Ｏバスを接続するためのバッファ開信号、これらを切
り離すためのバッファ閉信号、及びＣＰＵユニット１
ａ、１ｂを切り換えるための系切換信号を出力する系切
換回路、７ａ、７ｂは系切換回路６ａ、６ｂからバッフ
ァ開信号が入力されるとＣＰＵ２ａ、２ｂとＩ／Ｏバス
を接続しバッファ閉信号が入力されるとこれらを切り離
すバッファと、８ａ、８ｂはプログラムメモリ３ａ、３
ｂのバックアップ電源であるバッテリー、９はＩ／Ｏバ
ス、１０は系切換回路６ａ、６ｂ間を接続し系切換信号
を伝送するための系切換信号線、１１はＩ／Ｏバス９を
介してＣＰＵユニット１ａ、１ｂに接続され図示しない
プロセスを制御するためのプロセス入出力装置である。

【００２３】そして、ＣＰＵ２ａ、２ｂ、プログラムメ
モリ３ａ、３ｂ、及びデータメモリ４ａ、４ｂが演算処
理手段を構成している。

【００２４】次に、このような多重化制御装置の動作に
ついて説明する。いま、ＣＰＵユニット１ａをマスタ
系、ＣＰＵユニット１ｂをスタンバイ系とすると、バッ
ファ７ａが開状態でバッファ７ｂが閉状態であり、ＣＰ
Ｕユニット１ａが外部のプロセス入出力装置１１と接続
されＣＰＵ１ｂは切り離された状態となっている。

【００２５】ＣＰＵユニット１ａ内のＣＰＵ２ａは、プ
ログラムメモリ３ａに記憶された内容を逐次読み出して
実行し、その実行結果をデータメモリ４ａへ出力して記
憶させる。また、その実行結果をバッファ７ａ、Ｉ／Ｏ
バス９を介してプロセス入出力装置１１へ出力しプロセ
スを制御する。

【００２６】次に、ＣＰＵユニット１ａ、１ｂ間では同
期化を行うために以下のようにしてデータ伝送を行って
いる。すなわち、ＣＰＵ２ａは、演算処理した結果をデ
ータメモリ４ａに記憶させると共に、バッファ７ａを介
してスタンバイ系の２ポートメモリ５ｂに出力し、記憶
させる。

【００２７】２ポートメモリ５ｂは、ＣＰＵ２ｂ側の一
方の入出力端子とＩ／Ｏバス９に接続された他方の入出
力端子を有するが、ＣＰＵ２ａから出力されるデータ
は、バッファ７ｂが閉状態であるため、２ポートメモリ
５ｂの他方の入出力端子から入力される。２ポートメモ
リ５ｂにデータが記憶されると、ＣＰＵ２ｂは２ポート
メモリ５ｂに記憶されたデータを読み出しにいき、この
データをデータメモリ４ｂに書き込み、記憶させる。

【００２８】このように動作することにより、データメ
モリ４ａの記憶内容とデータメモリ４ｂの記憶内容とは
同一内容となるため、ＣＰＵユニット１ｂがマスタ系に
切換わったとしても即座にプロセスの制御、監視が可能
となる。つまり、ＣＰＵユニット１ａとＣＰＵユニット
１ｂとが同期化している。

【００２９】このような多重化制御装置において、正常
時にマスタ系とスタンバイ系を切り換える場合、例えば
現在マスタ系であるＣＰＵユニット１ａを保守点検する
ためにＣＰＵユニット１ａをスタンバイ系にしてＣＰＵ
１ｂをマスタ系とする場合は、ＣＰＵ２ａが系切換回路
６ａを制御し、バッファ７ａにバッファ閉信号を出力さ
せると共に系切換信号線１０に系切換信号を出力させ
る。

【００３０】そして、バッファ閉信号が入力されたバッ
ファ７ａは閉状態となり、ＣＰＵユニット１ａはＩ／Ｏ
バス９から切り離されてスタンバイ系となる。一方、Ｃ
ＰＵユニット１ｂ内の系切換回路６ｂは、系切換信号線
１０を介して系切換回路６ａから系切換信号を入力する
とバッファ７ｂにバッファ開信号を出力する。これによ
り、バッファ７ｂは開状態となり、ＣＰＵユニット１ｂ
はＩ／Ｏバス９と接続されてマスタ系となり、プロセス
入出力装置１１とのアクセスが可能になる。このように
して、マスタ系とスタンバイ系の切り換えを行う。

【００３１】但し、例えばＣＰＵ２ａが暴走するなどの
異常が発生した場合、上記のようなＣＰＵに基づく切り
換え制御はできなくなるので、ＣＰＵの異常を検出して
系を切り換える以下のような異常時の切り換えを行う。

【００３２】系切換回路６ａ、６ｂは、それぞれＣＰＵ
２ａ、２ｂとの接続バス（Ｉ／Ｏバス）に周期的にＣＰ
Ｕ２ａ、２ｂから出力される同期クロックを常時監視し
ている。そして、その同期クロックが周期的に出力され
なくなると、異常が発生したものと判断する。例えばＣ
ＰＵ２ａに異常が発生した場合には、系切換回路６ａが
この異常を検出してバッファ７ａにバッファ閉信号を出
力すると共に系切換信号線１０に系切換信号を出力す
る。

【００３３】よって、バッファ７ａが閉状態となってＣ
ＰＵユニット１ａはＩ／Ｏバス９から切り離され、一方
系切換信号が入力された系切換回路６ｂがバッファ７ｂ
にバッファ開信号を出力することにより、バッファ７ｂ
が開状態となってＣＰＵユニット１ｂはＩ／Ｏバス９と
接続されてマスタ系となる。こうして、異常時にも系の
切り換えを行うことができる。以上のようにしてＣＰＵ
ユニット１ａ、１ｂの外部には特別なハードウェアを付
加する必要がなくなる。

【００３４】実施例２．図２は本発明の他の実施例であ
る多重化制御装置のブロック図であり、図１と同一の部
分については同一の符号を付してある。上記実施例１で
は、ＣＰＵの２重化の場合について述べたが、図２のよ
うに図１のＣＰＵユニット１ａ、１ｂと同様のＣＰＵユ
ニット１ｃとして、ＣＰＵ２ｃ、プログラムメモリ３
ｃ、データメモリ４ｃ、２ポートメモリ５ｃ、系切換回
路６ｃ、バッファ７ｃ、及びバッテリー８ｃを設け、系
切換信号の送信先をＣＰＵユニット１ａ〜１ｃで識別で
きるようにすることにより、同様の動作で３重化構成が
可能である。

【００３５】実施例３．図３は本発明の他の実施例であ
る多重化制御装置のブロック図であり、図１と同一の部
分については同一の符号を付してある。１３ａ、１３ｂ
はそれぞれ図１のプログラムメモリ３ａ、３ｂと同様の
動作をする書き込み可能な不揮発性メモリとしたプログ
ラムメモリである。

【００３６】多重化制御装置としての動作は実施例１と
同様であるが、実施例１ではプログラムメモリ３ａ、３
ｂにＳＲＡＭを用い、バッテリー８ａ、８ｂにて電源バ
ックアップするようにしていたのに対し、本実施例では
例えばフラッシュメモリ等書き込み可能な不揮発性メモ
リを用いることにより、バッテリー８ａ、８ｂが不要と
なり、煩わしいバッテリー管理から解放される。

【００３７】実施例４．図４は本発明の他の実施例であ
る多重化制御装置のブロック図であり、図１と同一の部
分については同一の符号を付してある。１４ａ、１４ｂ
はそれぞれＣＰＵユニット１ａ、１ｂを装置から取り外
すためのコネクタ、１５ａ、１５ｂは同様に２ポートメ
モリ５ａ、５ｂ、系切換回路６ａ、６ｂを取り外すため
のコネクタである。

【００３８】実施例１〜３では図示していないが、ＣＰ
Ｕユニットは保守点検等のため装置から取り外せるよう
になっている。これを可能にするのがコネクタ１４ａ、
１４ｂである。ここで、この多重化制御装置を２重化が
不要なシステムに利用したい場合は、例えばＣＰＵユニ
ット１ａを残しＣＰＵユニット１ｂを取り外すことで可
能となる。しかし、この状態では不要であるはずの２ポ
ートメモリ５ａ及び系切換回路６ａがまだ残っている。

【００３９】そこで、本実施例ではコネクタ１５ａ、１
５ｂを設けて２ポートメモリ５ａ、５ｂ、系切換回路６
ａ、６ｂをＣＰＵユニット１ａ、１ｂから取り外すこと
ができるようにすることにより、不要な構成、すなわち
上記の例では２ポートメモリ５ａ、系切換回路６ａを取
り外すことができ、ＣＰＵユニット外部の構成が簡単
で、かつ安価なシステムを実現することができる。な
お、このように系切換回路６ａを抜いた場合にはバッフ
ァ７ａは接続状態に固定される。

【００４０】

【発明の効果】本発明によれば、マスタＣＰＵユニット
のＣＰＵがデータをバッファ及びＩ／Ｏバスを介してス
タンバイＣＰＵユニットの２ポートメモリに記憶させ、
スタンバイＣＰＵユニットのＣＰＵがこのデータを読み
出すことにより、スタンバイＣＰＵユニットとマスタＣ
ＰＵユニットの同期化を主としてＣＰＵユニット内で行
うことができ、ＣＰＵユニットの外部には特別なハード
ウェアを付加する必要がなく、ＣＰＵの多重化を容易
に、かつ安価に実現できる。

【００４１】また、スタンバイ系に切換わるＣＰＵユニ
ットでは、系切換回路がバッファにバッファ閉信号を出
力してＣＰＵとＩ／Ｏバスとを切り離させると共に、系
切換信号線に系切換信号を出力し、マスタ系に切換わる
ＣＰＵユニットでは、系切換信号が入力された系切換回
路がバッファにバッファ開信号を出力してＣＰＵとＩ／
Ｏバスとを接続させることにより、スタンバイＣＰＵユ
ニットとマスタＣＰＵユニットの切り換えを主としてＣ
ＰＵユニット内で行うことができ、ＣＰＵユニットの外
部には特別なハードウェアを付加する必要がなく、ＣＰ
Ｕの多重化を容易に、かつ安価に実現できる。

【００４２】また、マスタＣＰＵユニットのＣＰＵがデ
ータをバッファ及びＩ／Ｏバスを介してスタンバイＣＰ
Ｕユニットの２ポートメモリに記憶させ、スタンバイＣ
ＰＵユニットのＣＰＵがこのデータを読み出し、かつス
タンバイ系に切換わるＣＰＵユニットでは、系切換回路
がバッファにバッファ閉信号を出力してＣＰＵとＩ／Ｏ
バスとを切り離させると共に、系切換信号線に系切換信
号を出力し、マスタ系に切換わるＣＰＵユニットでは、
系切換信号が入力された系切換回路がバッファにバッフ
ァ開信号を出力してＣＰＵとＩ／Ｏバスとを接続させる
ことにより、スタンバイＣＰＵユニットとマスタＣＰＵ
ユニットの同期化及び切換えを主としてＣＰＵユニット
内で行うことができ、ＣＰＵユニットの外部には特別な
ハードウェアを付加する必要がなく、ＣＰＵの多重化を
容易に、かつ安価に実現できる。

【００４３】また、２ポートメモリの入出力端子にコネ
クタを設けることにより、ＣＰＵの多重化が不要なシス
テムに利用する場合は、２ポートメモリをＣＰＵユニッ
トから取り外すことができるので、更に安価なシステム
を実現することができる。

【００４４】また、系切換回路の接続線にコネクタを設
けることにより、ＣＰＵの多重化が不要なシステムに利
用する場合は、系切換回路をＣＰＵユニットから取り外
すことができるので、更に安価なシステムを実現するこ
とができる。

【００４５】また、演算処理手段のプログラムメモリを
書き込み可能な不揮発性メモリとすることにより、バッ
クアップ電源用のバッテリーを不要にすることができる
ので、バッテリーを管理する必要がなくなる。

【図面の簡単な説明】

【図１】本発明の１実施例である多重化制御装置のブロ
ック図である。

【図２】本発明の他の実施例である多重化制御装置のブ
ロック図である。

【図３】本発明の他の実施例である多重化制御装置のブ
ロック図である。

【図４】本発明の他の実施例である多重化制御装置のブ
ロック図である。

【図５】従来の多重化制御装置のブロック図である。

【符号の説明】

１ａ、１ｂＣＰＵユニット２ａ、２ｂＣＰＵ３ａ、３ｂ、１３ａ、１３ｂプログラムメモリ４ａ、４ｂデータメモリ５ａ、５ｂ２ポートメモリ６ａ、６ｂ系切換回路７ａ、７ｂバッファ８ａ、８ｂバッテリー９Ｉ／Ｏバス１０系切換信号線１１プロセス入出力装置１５ａ、１５ｂコネクタ

Claims

【特許請求の範囲】

【請求項１】プログラムメモリ、このプログラムメモ
リに記憶されたプログラムを実行するＣＰＵ、及びこの
ＣＰＵの演算結果を記憶するデータメモリを有する演算
処理手段と、この演算処理手段をＩ／Ｏバスに接続する
バッファと、一方の入出力端子が上記ＣＰＵに接続され
他方の入出力端子が上記Ｉ／Ｏバスに直接接続された２
ポートメモリとからなるＣＰＵユニットが上記Ｉ／Ｏバ
スに多重接続され、択一的に任意のマスタＣＰＵユニッ
トがプロセス側と接続されて監視制御し、他のスタンバ
イＣＰＵユニットがマスタＣＰＵユニットに同期化され
る多重化制御装置において、マスタＣＰＵユニットのＣＰＵは、ユニット内のプログ
ラムメモリのプログラムに従って、バッファを介してプ
ロセスから入力したデータを演算処理し、その演算結果
のデータをユニット内のデータメモリに記憶すると共
に、上記バッファ及びＩ／Ｏバスを介してスタンバイＣ
ＰＵユニットの２ポートメモリに他方の入出力端子から
記憶させ、スタンバイＣＰＵユニットのＣＰＵは、マス
タＣＰＵユニットのＣＰＵがユニット内の２ポートメモ
リに記憶させたデータを一方の入出力端子から読み出
し、ユニット内のデータメモリに記憶させて同期化する
ことを特徴とする多重化制御装置。
【請求項２】プログラムメモリ、このプログラムメモ
リに記憶されたプログラムを実行するＣＰＵ、及びこの
ＣＰＵの演算結果を記憶するデータメモリを有する演算
処理手段と、この演算処理手段をＩ／Ｏバスに接続する
バッファと、このバッファに開閉信号を出力し、上記演
算処理手段とＩ／Ｏバスとを接続、切離し制御する系切
換回路とからなるＣＰＵユニットが上記Ｉ／Ｏバスに多
重接続され、択一的に任意のマスタＣＰＵユニットがプ
ロセス側と接続されて監視制御し、他のスタンバイＣＰ
Ｕユニットが待機状態となる多重化制御装置において、各ＣＰＵユニットの系切換回路は系切換信号線で相互に
接続されており、マスタＣＰＵユニットからスタンバイ
ＣＰＵユニットに切換わるＣＰＵユニットの系切換回路
は、ユニット内のバッファにバッファ閉信号を出力して
ユニット内のＣＰＵとＩ／Ｏバスとを切離すと共に、上
記系切換信号線を介してマスタＣＰＵユニットに切換わ
るＣＰＵユニットの系切換回路に系切換信号を伝送し、
スタンバイＣＰＵユニットからマスタＣＰＵユニットに
切換わるＣＰＵユニットの系切換回路は、上記系切換信
号線を介して伝送される系切換信号を入力して、ユニッ
ト内のバッファにバッファ開信号を出力してユニット内
のＣＰＵとＩ／Ｏバスとを接続することを特徴とする多
重化制御装置。
【請求項３】プログラムメモリ、このプログラムメモ
リに記憶されたプログラムを実行するＣＰＵ、及びこの
ＣＰＵの演算結果を記憶するデータメモリを有する演算
処理手段と、この演算処理手段をＩ／Ｏバスに接続する
バッファと、一方の入出力端子が上記ＣＰＵに接続され
他方の入出力端子が上記Ｉ／Ｏバスに直接接続された２
ポートメモリと、上記バッファに開閉信号を出力し、上
記演算処理手段とＩ／Ｏバスとを接続、切離し制御する
系切換回路とからなるＣＰＵユニットが上記Ｉ／Ｏバス
に多重接続され、択一的に任意のマスタＣＰＵユニット
がプロセス側と接続されて監視制御し、他のスタンバイ
ＣＰＵユニットがマスタＣＰＵユニットに同期化される
多重化制御装置において、各ＣＰＵユニットの系切換回路は系切換信号線で相互に
接続されており、マスタＣＰＵユニットからスタンバイ
ＣＰＵユニットに切換わるＣＰＵユニットの系切換回路
は、ユニット内のバッファにバッファ閉信号を出力して
ユニット内のＣＰＵとＩ／Ｏバスとを切離すと共に、上
記系切換信号線を介してマスタＣＰＵユニットに切換わ
るＣＰＵユニットの系切換回路に系切換信号を伝送し、
スタンバイＣＰＵユニットからマスタＣＰＵユニットに
切換わるＣＰＵユニットの系切換回路は、上記系切換信
号線を介して伝送される系切換信号を入力して、ユニッ
ト内のバッファにバッファ開信号を出力してユニット内
のＣＰＵとＩ／Ｏバスとを接続するものであり、かつマ
スタＣＰＵユニットのＣＰＵは、ユニット内のプログラ
ムメモリのプログラムに従って、バッファを介してプロ
セスから入力したデータを演算処理し、その演算結果の
データをユニット内のデータメモリに記憶すると共に、
上記バッファ及びＩ／Ｏバスを介してスタンバイＣＰＵ
ユニットの２ポートメモリに他方の入出力端子から記憶
させ、スタンバイＣＰＵユニットのＣＰＵは、マスタＣ
ＰＵユニットのＣＰＵがユニット内の２ポートメモリに
記憶させたデータを一方の入出力端子から読み出し、ユ
ニット内のデータメモリに記憶させて同期化することを
特徴とする多重化制御装置。
【請求項４】２ポートメモリは、一方及び他方の入出
力端子がコネクタを介してＣＰＵ、及びＩ／Ｏバスに接
続されており、ＣＰＵユニットから取外し自在になって
いることを特徴とする請求項１又は請求項３記載の多重
化制御装置。
【請求項５】系切換回路は、系切換信号線及びバッフ
ァとの接続線がそれぞれコネクタを介して接続されてお
り、ＣＰＵユニットから取外し自在になっていることを
特徴とする請求項２又は請求項３記載の多重化制御装
置。
【請求項６】プログラムメモリは、書き込み可能な不
揮発性メモリであることを特徴とする請求項１〜４のい
ずれか記載の多重化制御装置。