JPH0716146B2 - フィールド間内挿フィルタ - Google Patents
フィールド間内挿フィルタInfo
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- JPH0716146B2 JPH0716146B2 JP63287273A JP28727388A JPH0716146B2 JP H0716146 B2 JPH0716146 B2 JP H0716146B2 JP 63287273 A JP63287273 A JP 63287273A JP 28727388 A JP28727388 A JP 28727388A JP H0716146 B2 JPH0716146 B2 JP H0716146B2
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- Japan
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- signal
- delay
- field
- output
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- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、フィールド間オフセットされた映像信号に
対してフィールド間内挿をするフィールド間内挿フィル
タに関する。
対してフィールド間内挿をするフィールド間内挿フィル
タに関する。
「従来の技術」 テレビジョン信号の伝送信号帯域を圧縮する方式とし
て、フィールド間ならびにフレーム間オフセットサブサ
ンプリングを用いた多重サブサンプル伝送方式が知られ
ている。この多重サブサンプル伝送方式の１つとしてMU
SEと呼ばれるものが提案されている。このようなMUSE伝
送方式のデコーダにおいて、静止画では、順次伝送され
てきた過去３フィールド分の信号と現フィールドで伝送
されてきた信号を合成して画像再生が行なわれ、一方、
動画では、多線ボケを防止するために、現フィールドで
伝送されてきた信号のみで画像再生が行なわれる。
て、フィールド間ならびにフレーム間オフセットサブサ
ンプリングを用いた多重サブサンプル伝送方式が知られ
ている。この多重サブサンプル伝送方式の１つとしてMU
SEと呼ばれるものが提案されている。このようなMUSE伝
送方式のデコーダにおいて、静止画では、順次伝送され
てきた過去３フィールド分の信号と現フィールドで伝送
されてきた信号を合成して画像再生が行なわれ、一方、
動画では、多線ボケを防止するために、現フィールドで
伝送されてきた信号のみで画像再生が行なわれる。
静止画と動画の切り替えを画面ごとに行なったのでは粗
雑すぎ、各画面内で静止画領域と動画領域に分けて処理
する必要がある。このため動き検出をする必要がある。
検出ミスを防止するため、低域にフレーム間の折り返し
成分を含まない伝送方式が提案されている。
雑すぎ、各画面内で静止画領域と動画領域に分けて処理
する必要がある。このため動き検出をする必要がある。
検出ミスを防止するため、低域にフレーム間の折り返し
成分を含まない伝送方式が提案されている。
上述のMUSE伝送方式では、映像信号がフィールド間オフ
セットサブサンプリングされたのち、周波数変換されて
フレーム間オフセットサブサンプリングが行なわれる。
セットサブサンプリングされたのち、周波数変換されて
フレーム間オフセットサブサンプリングが行なわれる。
このMUSE伝送方式のデコーダを構成するに際して、現フ
ィールドの信号ならびに１フィールド遅れの信号に対し
てフレーム間内挿を行なったのち、それぞれ別個に周波
数変換してフィールド間内挿する必要があった。
ィールドの信号ならびに１フィールド遅れの信号に対し
てフレーム間内挿を行なったのち、それぞれ別個に周波
数変換してフィールド間内挿する必要があった。
第３図は、フィールド間内挿フィルタの一例を示すもの
である。ここで、多重サブサンプル伝送方式におけるサ
ンプリング周波数はf0（f0＝16.2MHz）とする。
である。ここで、多重サブサンプル伝送方式におけるサ
ンプリング周波数はf0（f0＝16.2MHz）とする。
同図において、入力端子51にフレーム間内挿された映像
信号が供給される。この入力信号のクロックレートは2f
0で、周波数変換器52でクロックレートが2f0から3f0に
変換される。
信号が供給される。この入力信号のクロックレートは2f
0で、周波数変換器52でクロックレートが2f0から3f0に
変換される。
この周波数変換器52は、例えば、第４図に示すように構
成される。同図において、入力端子201に供給されるク
ロックレートが2f0の入力信号は、1/f0の遅延時間を有
する遅延素子202,203,204の直列回路に供給されると共
に、1/2f0の遅延時間を有する遅延素子205を介して、1/
f0の遅延時間を有する遅延素子206,207の直列回路に供
給される。
成される。同図において、入力端子201に供給されるク
ロックレートが2f0の入力信号は、1/f0の遅延時間を有
する遅延素子202,203,204の直列回路に供給されると共
に、1/2f0の遅延時間を有する遅延素子205を介して、1/
f0の遅延時間を有する遅延素子206,207の直列回路に供
給される。
遅延素子204の出力信号ａは、係数がα4,α６の係数器2
11,216を介して加算器221,222に供給される。遅延素子2
07の出力信号ｂは、係数がα1,α3,α５の係数器210,21
5,220を介して加算器221,222,223に供給される。遅延素
子203の出力信号ｃは、係数がα2,α0,α２の係数器20
9,214,219を介して加算器221,222,223に供給される。遅
延素子206の出力信号ｄは、係数がα5,α3,α１の係数
器208,213,218を介して加算器221,222,223に供給され
る。遅延素子202の出力信号ｅは、係数がα6,α４の係
数器212,217を介して加算器222,223に供給される。
11,216を介して加算器221,222に供給される。遅延素子2
07の出力信号ｂは、係数がα1,α3,α５の係数器210,21
5,220を介して加算器221,222,223に供給される。遅延素
子203の出力信号ｃは、係数がα2,α0,α２の係数器20
9,214,219を介して加算器221,222,223に供給される。遅
延素子206の出力信号ｄは、係数がα5,α3,α１の係数
器208,213,218を介して加算器221,222,223に供給され
る。遅延素子202の出力信号ｅは、係数がα6,α４の係
数器212,217を介して加算器222,223に供給される。
加算器221,222,223の出力信号は、それぞれ1/f0の遅延
時間を有する遅延素子224,225,226を介してリサンプル
用の切換スイッチ227のＨ側、Ｍ側、Ｌ側の固定端子に
供給される。この切換スイッチ227は、1/3f0交代でＨ
側、Ｍ側、Ｌ側に順次この順序で切り換えられる。この
切換スイッチ227より出力端子228が導出される。
時間を有する遅延素子224,225,226を介してリサンプル
用の切換スイッチ227のＨ側、Ｍ側、Ｌ側の固定端子に
供給される。この切換スイッチ227は、1/3f0交代でＨ
側、Ｍ側、Ｌ側に順次この順序で切り換えられる。この
切換スイッチ227より出力端子228が導出される。
このような構成において、入力端子201に供給される入
力信号が、第５図Ｄに示すようであるとき、遅延素子20
2,206,203,207,204の出力信号e,d,c,b,aは、それぞれ同
図E,F,G,H,Iに示すようにクロックレートがf0に伸長さ
れた信号となる。なお、同図A,B,Cは、それぞれ3f0,2f
0,f0の周波数のクロックを示している。
力信号が、第５図Ｄに示すようであるとき、遅延素子20
2,206,203,207,204の出力信号e,d,c,b,aは、それぞれ同
図E,F,G,H,Iに示すようにクロックレートがf0に伸長さ
れた信号となる。なお、同図A,B,Cは、それぞれ3f0,2f
0,f0の周波数のクロックを示している。
切換スイッチ227の切り換えタイミングが同図Ｊに示す
ようであるとき、遅延素子224,225,226の出力信号をそ
れぞれB1,B2,B3とすると、その出力信号Ｘは同図Ｋに示
すようにクロックレートが3f0の信号となる。ここで、
遅延素子224,225,226の出力信号B1,B2,B3は、それぞれ
同図Ｌに示すような信号となる。
ようであるとき、遅延素子224,225,226の出力信号をそ
れぞれB1,B2,B3とすると、その出力信号Ｘは同図Ｋに示
すようにクロックレートが3f0の信号となる。ここで、
遅延素子224,225,226の出力信号B1,B2,B3は、それぞれ
同図Ｌに示すような信号となる。
第３図に戻って、周波数変換器52の出力信号Ｘは、1/3f
0単位の遅延時間を有する遅延素子53で遅延されたの
ち、切換スイッチ60のＨ側の固定端子に供給される。
0単位の遅延時間を有する遅延素子53で遅延されたの
ち、切換スイッチ60のＨ側の固定端子に供給される。
また、入力端子51からの入力信号は、フィールドメモリ
54を介して直接およびラインメモリ55で１ラインだけ遅
延されたのち平均値回路56に供給されて平均化され、内
挿信号が形成される。この平均値回路56の出力信号は、
周波数変換器57に供給され、クロックレートが2f0から3
f0に変換される。
54を介して直接およびラインメモリ55で１ラインだけ遅
延されたのち平均値回路56に供給されて平均化され、内
挿信号が形成される。この平均値回路56の出力信号は、
周波数変換器57に供給され、クロックレートが2f0から3
f0に変換される。
この周波数変換器57は、上述した周波数変換器52と同様
に構成され、この周波数変換器57からは、第５図Ｍに示
すような出力信号Ｘ′が出力される。ここで、B1′,B
2′,B3′は、それぞれB1,B2,B3に対応する信号である。
に構成され、この周波数変換器57からは、第５図Ｍに示
すような出力信号Ｘ′が出力される。ここで、B1′,B
2′,B3′は、それぞれB1,B2,B3に対応する信号である。
この周波数変換器57の出力信号は、動きベクトル補正回
路58を介して、切換スイッチ60のＬ側の固定端子に供給
される。この動きベクトル補正回路58からは、端子59よ
り供給されるクロックレート3f0単位の動きベクトルに
応じた遅延時間で遅延された信号が出力される。この切
換スイッチ60は、端子61より供給されるフィールド間サ
ブサンプル位相信号（フィールド間SS信号）によって切
り換え位相が制御される。この切り換え位相の制御によ
り、送り側でフィールド間オフセットサブサンプリング
された位相に応じてフィールド間内挿が行なわれる。こ
の切換スイッチ60の出力信号は、フィールド間内挿され
た信号として出力端子62に出力される。第５図Ｎは、こ
の出力信号62の一例を示している。
路58を介して、切換スイッチ60のＬ側の固定端子に供給
される。この動きベクトル補正回路58からは、端子59よ
り供給されるクロックレート3f0単位の動きベクトルに
応じた遅延時間で遅延された信号が出力される。この切
換スイッチ60は、端子61より供給されるフィールド間サ
ブサンプル位相信号（フィールド間SS信号）によって切
り換え位相が制御される。この切り換え位相の制御によ
り、送り側でフィールド間オフセットサブサンプリング
された位相に応じてフィールド間内挿が行なわれる。こ
の切換スイッチ60の出力信号は、フィールド間内挿され
た信号として出力端子62に出力される。第５図Ｎは、こ
の出力信号62の一例を示している。
「発明が解決しようとする課題」 この第３図例のフィールド間内挿フィルタは、現フィー
ルドの信号用と１フィールド遅れの信号用とに、それぞ
れ別個の周波数変換器52,57が必要であり、ハードウェ
アの規模が大きくなるという欠点があった。
ルドの信号用と１フィールド遅れの信号用とに、それぞ
れ別個の周波数変換器52,57が必要であり、ハードウェ
アの規模が大きくなるという欠点があった。
そこで、この発明では、ハードウェアの規模が小さく、
IC化が容易となるフィールド間内挿フィルタを提供する
ことを目的とするものである。
IC化が容易となるフィールド間内挿フィルタを提供する
ことを目的とするものである。
「課題を解決するための手段」 この発明はフィールド間内挿フィルタであって、フィー
ルド間オフセットサブサンプリングされた映像信号が入
力されかつ現フィールドの信号および１フィールド遅れ
の信号を供給する現フィールド信号および１フィールド
遅れ信号供給手段と、それぞれが異なる係数値に設定さ
れた複数個の係数器を含む第１および第２の係数器群
と、現フィールド信号および１フィールド遅れの信号を
それぞれ交互に第１および第２の係数器群に供給するた
めの第１および第２のスイッチと、第１および第２の係
数器群から供給された出力信号のタイミングを合わせる
ための複数の遅延素子を含む第1,第２および第３の遅延
素子群と、第1,第２および第３の遅延素子群の出力をそ
れぞれ加算し、３種類の加算信号を出力する第1,第２お
よび第３の加算手段と、それぞれの加算手段の出力のタ
イミングを合わせるために、各加算手段の出力をそれぞ
れ少なくとも３種類の異なる遅延時間で遅延させる第4,
第５および第６の遅延素子群と、３種類の加算信号をそ
れぞれ選択してリサンプリングを行なう第１および第２
のリサンプリング用スイッチと、第２のリサンプリング
用スイッチによって選択された信号に対して、画像の動
きを示す動きベクトルに応じて遅延時間が変わる動き補
正手段と、第１のリサンプリング用スイッチによって選
択された信号に対して、一定時間遅延を行なう遅延手段
と、動き補正手段の出力と遅延手段の出力とを選択して
リサンプリングを行なう第３のリサンプリング用スイッ
チとを備えて構成される。
ルド間オフセットサブサンプリングされた映像信号が入
力されかつ現フィールドの信号および１フィールド遅れ
の信号を供給する現フィールド信号および１フィールド
遅れ信号供給手段と、それぞれが異なる係数値に設定さ
れた複数個の係数器を含む第１および第２の係数器群
と、現フィールド信号および１フィールド遅れの信号を
それぞれ交互に第１および第２の係数器群に供給するた
めの第１および第２のスイッチと、第１および第２の係
数器群から供給された出力信号のタイミングを合わせる
ための複数の遅延素子を含む第1,第２および第３の遅延
素子群と、第1,第２および第３の遅延素子群の出力をそ
れぞれ加算し、３種類の加算信号を出力する第1,第２お
よび第３の加算手段と、それぞれの加算手段の出力のタ
イミングを合わせるために、各加算手段の出力をそれぞ
れ少なくとも３種類の異なる遅延時間で遅延させる第4,
第５および第６の遅延素子群と、３種類の加算信号をそ
れぞれ選択してリサンプリングを行なう第１および第２
のリサンプリング用スイッチと、第２のリサンプリング
用スイッチによって選択された信号に対して、画像の動
きを示す動きベクトルに応じて遅延時間が変わる動き補
正手段と、第１のリサンプリング用スイッチによって選
択された信号に対して、一定時間遅延を行なう遅延手段
と、動き補正手段の出力と遅延手段の出力とを選択して
リサンプリングを行なう第３のリサンプリング用スイッ
チとを備えて構成される。
「作用」 この発明に係るフィールド間内挿フィルタは、現フィー
ルドと１フィールド遅れの信号とを処理するための係数
器群と、タイミングを合わせるための遅延素子群とを共
用することにより、ハードウェアの規模を小さくでき、
IC化を容易にできる。
ルドと１フィールド遅れの信号とを処理するための係数
器群と、タイミングを合わせるための遅延素子群とを共
用することにより、ハードウェアの規模を小さくでき、
IC化を容易にできる。
「実施例」 以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。
いて説明する。
本例は、現フィールドの信号および１フィールド遅れの
信号が、いずれも2f0のクロック単位で、係数がα1,α
3,α５の係数器若しくは係数がα0,α2,α4,α６の係数
器のいずれか一方しか必要としない点に着目したもので
ある。
信号が、いずれも2f0のクロック単位で、係数がα1,α
3,α５の係数器若しくは係数がα0,α2,α4,α６の係数
器のいずれか一方しか必要としない点に着目したもので
ある。
同図において、入力端子１に供給されるクロックレート
が2f0の入力信号は、1/2f0の遅延時間を有する遅延素子
２を介して切換スイッチ3,4のそれぞれＨ側,L側に供給
される。
が2f0の入力信号は、1/2f0の遅延時間を有する遅延素子
２を介して切換スイッチ3,4のそれぞれＨ側,L側に供給
される。
また、入力端子１からの入力信号は、フィールドメモリ
５を介して直接およびラインメモリ６で１ラインだけ遅
延されたのち平均値回路７に供給されて平均化され、内
挿信号が形成される。この平均値回路７の出力信号は、
2/2f0の遅延時間を有する遅延素子８を介して切換スイ
ッチ3,4のそれぞれＬ側、Ｈ側に供給される。
５を介して直接およびラインメモリ６で１ラインだけ遅
延されたのち平均値回路７に供給されて平均化され、内
挿信号が形成される。この平均値回路７の出力信号は、
2/2f0の遅延時間を有する遅延素子８を介して切換スイ
ッチ3,4のそれぞれＬ側、Ｈ側に供給される。
切換スイッチ3,4は、1/2f0交代でＨ側、Ｌ側に交互に切
り換えられる。
り換えられる。
切換スイッチ３の出力信号は、係数器９で係数α１が掛
算されたのち、それぞれ3/2f0,2/2f0の遅延時間を有す
る遅延素子18,26を介して加算器29,31に供給される。ま
た、この切換スイッチ３の出力信号は、係数器10で係数
α３が掛算されたのち、それぞれ2/2f0,4/2f0の遅延時
間を有する遅延素子21,23を介して加算器30に供給され
る。さらに、この切換スイッチ３の出力信号は、係数器
11で係数α５が掛算されたのち、それぞれ1/2f0,4/2f0
の遅延時間を有する遅延素子16,28を介して加算器29,31
に供給される。
算されたのち、それぞれ3/2f0,2/2f0の遅延時間を有す
る遅延素子18,26を介して加算器29,31に供給される。ま
た、この切換スイッチ３の出力信号は、係数器10で係数
α３が掛算されたのち、それぞれ2/2f0,4/2f0の遅延時
間を有する遅延素子21,23を介して加算器30に供給され
る。さらに、この切換スイッチ３の出力信号は、係数器
11で係数α５が掛算されたのち、それぞれ1/2f0,4/2f0
の遅延時間を有する遅延素子16,28を介して加算器29,31
に供給される。
切換スイッチ４の出力信号は、係数器12で係数α０が掛
算されたのち、3/2f0の遅延時間を有する遅延素子22を
介して加算器30に供給される。また、この切換スイッチ
４の出力信号は、係数器13で係数α２が掛算されたの
ち、それぞれ2/2f0,3/2f0の遅延時間を有する遅延素子1
7,27を介して加算器29,31に供給される。また、この切
換スイッチ４の出力信号は、係数器14で係数α４が掛算
されたのち、それぞれ4/2f0,1/2f0の遅延時間を有する
遅延素子19,25を介して加算器29,31に供給される。さら
に、この切換スイッチ４の出力信号は、係数器15で係数
α６が掛算されたのち、それぞれ1/2f0,5/2f0の遅延時
間を有する遅延素子20,24を介して加算器30に供給され
る。
算されたのち、3/2f0の遅延時間を有する遅延素子22を
介して加算器30に供給される。また、この切換スイッチ
４の出力信号は、係数器13で係数α２が掛算されたの
ち、それぞれ2/2f0,3/2f0の遅延時間を有する遅延素子1
7,27を介して加算器29,31に供給される。また、この切
換スイッチ４の出力信号は、係数器14で係数α４が掛算
されたのち、それぞれ4/2f0,1/2f0の遅延時間を有する
遅延素子19,25を介して加算器29,31に供給される。さら
に、この切換スイッチ４の出力信号は、係数器15で係数
α６が掛算されたのち、それぞれ1/2f0,5/2f0の遅延時
間を有する遅延素子20,24を介して加算器30に供給され
る。
加算器29の出力信号は、それぞれ1/2f0,1/3f0の遅延時
間を有する遅延素子32,33の直列回路を介して切換スイ
ッチ36のＭ側の固定端子に供給され、遅延素子33の出力
信号は、1/3f0の遅延時間を有する遅延素子34を介して
切換スイッチ35のＨ側の固定端子に供給される。加算器
30の出力信号は、それぞれ1/2f0,1/3f0の遅延時間を有
する遅延素子37,38を介して切換スイッチ35,36のそれぞ
れＭ側,L側の固定端子に供給される。加算器31の出力信
号は、それぞれ1/2f0,2/3f0の遅延時間を有する遅延素
子39,40の直列回路を介して切換スイッチ35,36のそれぞ
れＬ側,H側の固定端子に供給される。
間を有する遅延素子32,33の直列回路を介して切換スイ
ッチ36のＭ側の固定端子に供給され、遅延素子33の出力
信号は、1/3f0の遅延時間を有する遅延素子34を介して
切換スイッチ35のＨ側の固定端子に供給される。加算器
30の出力信号は、それぞれ1/2f0,1/3f0の遅延時間を有
する遅延素子37,38を介して切換スイッチ35,36のそれぞ
れＭ側,L側の固定端子に供給される。加算器31の出力信
号は、それぞれ1/2f0,2/3f0の遅延時間を有する遅延素
子39,40の直列回路を介して切換スイッチ35,36のそれぞ
れＬ側,H側の固定端子に供給される。
切換スイッチ35,36は、1/3f0の交代でＨ側、Ｍ側、Ｌ側
に順次この順序で切り換えられる。
に順次この順序で切り換えられる。
切換スイッチ35の出力信号は、1/3f0単位の遅延時間を
有する遅延素子41で遅延されたのち、切換スイッチ44の
Ｈ側の固定端子に供給される。
有する遅延素子41で遅延されたのち、切換スイッチ44の
Ｈ側の固定端子に供給される。
切換スイッチ36の出力信号は、動きベクトル補正回路42
を介して、切換スイッチ44のＬ側の固定端子に供給され
る。この動きベクトル補正回路42からは、端子43より供
給されるクロックレート3f0単位の動きベクトルに応じ
た遅延時間で遅延された信号が出力される。この切換ス
イッチ44は、端子45より供給されるフィールド間サブサ
ンプル位相信号（フィールド間SS信号）によって切り換
え位相が制御される。この切り換え位相の制御により送
り側でフィールド間オフセットサブサンプリングされた
位相に応じてフィールド間内挿が行なわれる。この切換
スイッチ44の出力信号は、フィールド間内挿された信号
として出力端子46に出力される。
を介して、切換スイッチ44のＬ側の固定端子に供給され
る。この動きベクトル補正回路42からは、端子43より供
給されるクロックレート3f0単位の動きベクトルに応じ
た遅延時間で遅延された信号が出力される。この切換ス
イッチ44は、端子45より供給されるフィールド間サブサ
ンプル位相信号（フィールド間SS信号）によって切り換
え位相が制御される。この切り換え位相の制御により送
り側でフィールド間オフセットサブサンプリングされた
位相に応じてフィールド間内挿が行なわれる。この切換
スイッチ44の出力信号は、フィールド間内挿された信号
として出力端子46に出力される。
このような構成において、遅延素子2,8の遅延時間がそ
れぞれ1/2f0,2/2f0であるので、遅延素子２より出力さ
れる現フィールドの信号が第２図Ｃに示すようであると
き、遅延素子８より出力される１フィールド遅れの信号
は同図Ｄに示すようになる。なお、同図A,Bは、それぞ
れ3f0,2f0の周波数のクロックを示している。
れぞれ1/2f0,2/2f0であるので、遅延素子２より出力さ
れる現フィールドの信号が第２図Ｃに示すようであると
き、遅延素子８より出力される１フィールド遅れの信号
は同図Ｄに示すようになる。なお、同図A,Bは、それぞ
れ3f0,2f0の周波数のクロックを示している。
切換スイッチ3,4の切換タイミングが同図Ｅに示すよう
であるとき、現フィールドの信号、１フィールド遅れの
信号は、それぞれ同図F,Gに示すように係数がα1,α3,
α５の係数器9,10,11に供給されることと、係数がα0,
α2,α4,α６の係数器12,13,14,15に供給されること
が、1/2f0交代で交互に繰り返される。
であるとき、現フィールドの信号、１フィールド遅れの
信号は、それぞれ同図F,Gに示すように係数がα1,α3,
α５の係数器9,10,11に供給されることと、係数がα0,
α2,α4,α６の係数器12,13,14,15に供給されること
が、1/2f0交代で交互に繰り返される。
また、遅延素子34,38,40より切換スイッチ35のＨ側、Ｍ
側、Ｌ側の固定端子に供給される信号がそれぞれB1,B2,
B3で、遅延素子33,38,40より切換スイッチ36のＭ側、Ｌ
側、Ｈ側の固定端子に供給される信号がそれぞれB1′,B
2′,B3′であり、切換スイッチ35,36の切換タイミング
が同図Ｈに示すようであるとき、切換スイッチ35,36の
出力信号Y,Y′は、それぞれ同図I,Kに示すようにクロッ
クレートが3f0の信号となる。ここで、信号B1,B2,B3
は、それぞれ同図Ｊに示すような信号となり、信号B
1′,B2′,B3′は、それぞれ同図Ｌに示すような信号と
なる。
側、Ｌ側の固定端子に供給される信号がそれぞれB1,B2,
B3で、遅延素子33,38,40より切換スイッチ36のＭ側、Ｌ
側、Ｈ側の固定端子に供給される信号がそれぞれB1′,B
2′,B3′であり、切換スイッチ35,36の切換タイミング
が同図Ｈに示すようであるとき、切換スイッチ35,36の
出力信号Y,Y′は、それぞれ同図I,Kに示すようにクロッ
クレートが3f0の信号となる。ここで、信号B1,B2,B3
は、それぞれ同図Ｊに示すような信号となり、信号B
1′,B2′,B3′は、それぞれ同図Ｌに示すような信号と
なる。
また、同図Ｍは、出力端子46に出力される信号の一例を
示しており、第３図例と同様にフィールド間内挿された
信号が得られる。
示しており、第３図例と同様にフィールド間内挿された
信号が得られる。
このように本例によれば、現フィールドの信号と１フィ
ールド遅れの信号とが切換スイッチ3,4で交互に切り換
えられ、係数器９〜15が共用されるようにしているの
で、ハードウェアの規模を小さくでき、IC化を容易とす
ることができる。
ールド遅れの信号とが切換スイッチ3,4で交互に切り換
えられ、係数器９〜15が共用されるようにしているの
で、ハードウェアの規模を小さくでき、IC化を容易とす
ることができる。
「発明の効果」 この発明は、現フィールド信号と１フィールド遅れの信
号との処理に係数器、タイミング合わせ用の遅延素子等
が共用されるようにしているので、ハードウェアの規模
を小さくでき、IC化を容易とすることができる。
号との処理に係数器、タイミング合わせ用の遅延素子等
が共用されるようにしているので、ハードウェアの規模
を小さくでき、IC化を容易とすることができる。
第１図はこの発明の一実施例を示す構成図、第２図はそ
の説明のための図、第３図は従来のフィールド間内挿フ
ィルタの全体構成図、第４図は周波数変換器の構成図、
第５図はその説明のための図である。 2,8,16〜28,32〜34,37〜40……遅延素子 3,4,35,36,44……切換スイッチ ５……フィールドメモリ ６……ラインメモリ ７……平均値回路 ９〜15……係数器 29〜31……加算器 46……出力端子
の説明のための図、第３図は従来のフィールド間内挿フ
ィルタの全体構成図、第４図は周波数変換器の構成図、
第５図はその説明のための図である。 2,8,16〜28,32〜34,37〜40……遅延素子 3,4,35,36,44……切換スイッチ ５……フィールドメモリ ６……ラインメモリ ７……平均値回路 ９〜15……係数器 29〜31……加算器 46……出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 俊郎 東京都渋谷区神南２丁目２番１号 日本放 送協会放送センター内 (56)参考文献 特開 昭61−240788（ＪＰ，Ａ) 特開 昭61−242480（ＪＰ，Ａ) 特開 昭62−36912（ＪＰ，Ａ)
Claims (1)
- 【請求項１】フィールド間オフセットサブサンプリング
された映像信号が入力され、かつ現フィールドの信号お
よび１フィールド遅れの信号を供給する現フィールド信
号および１フィールド遅れ信号供給手段と、 それぞれが異なる係数値に設定された複数個の係数器を
含む第１および第２の係数器群と、 前記現フィールド信号および１フィールド遅れ信号供給
手段から出力された現フィールド信号および１フィール
ド遅れの信号をそれぞれ交互に前記第１および第２の係
数器群に供給するための第１および第２のスイッチと、 前記第１および第２の係数器群からの出力信号が供給さ
れ、前記供給された出力信号のタイミングを合わせるた
めの複数の遅延素子を含む第1,第２および第３の遅延素
子群と、 前記第1,第２および第３の遅延素子群の出力をそれぞれ
加算し、３種類の加算信号を出力する第1,第２および第
３の加算手段と、 前記第1,第２および第３の加算手段のそれぞれの出力の
タイミングを合わせるために、前記各加算手段の出力を
それぞれ少なくとも３種類の異なる遅延時間で遅延させ
る第4,第５および第６の遅延素子群と、 前記３種類の加算信号をそれぞれ選択してリサンプリン
グを行なう第１および第２のリサンプリング用スイッチ
と、 前記第２のリサンプリング用スイッチによって選択され
た信号に対して、画像の動きを示す動きベクトルに応じ
て遅延時間が変わる動き補正手段と、 前記第１のリサンプリング用スイッチによって選択され
た信号に対して、一定時間の遅延を行なう遅延手段と、 前記動き補正手段の出力と前記遅延手段の出力とを選択
してリサンプリングを行なう第３のリサンプリング用ス
イッチとを備えた、フィールド間内挿フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287273A JPH0716146B2 (ja) | 1988-11-14 | 1988-11-14 | フィールド間内挿フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287273A JPH0716146B2 (ja) | 1988-11-14 | 1988-11-14 | フィールド間内挿フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134011A JPH02134011A (ja) | 1990-05-23 |
| JPH0716146B2 true JPH0716146B2 (ja) | 1995-02-22 |
Family
ID=17715268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287273A Expired - Lifetime JPH0716146B2 (ja) | 1988-11-14 | 1988-11-14 | フィールド間内挿フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716146B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274372A (en) * | 1992-10-23 | 1993-12-28 | Tektronix, Inc. | Sampling rate conversion using polyphase filters with interpolation |
| WO2017042977A1 (ja) | 2015-09-11 | 2017-03-16 | Ykk株式会社 | スナップボタン |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118804B2 (ja) * | 1985-04-17 | 1995-12-18 | ソニー株式会社 | 帯域圧縮伝送装置及び帯域圧縮伝送受信装置 |
| JPH07112273B2 (ja) * | 1985-04-19 | 1995-11-29 | ソニー株式会社 | 帯域圧縮伝送装置 |
| JPS6236912A (ja) * | 1985-08-12 | 1987-02-17 | Hitachi Ltd | 非巡回形デイジタルフイルタ |
-
1988
- 1988-11-14 JP JP63287273A patent/JPH0716146B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02134011A (ja) | 1990-05-23 |
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