JPH07152672A - 伝送装置のソフトウェア・ストラップ初期化方式 - Google Patents
伝送装置のソフトウェア・ストラップ初期化方式Info
- Publication number
- JPH07152672A JPH07152672A JP5300710A JP30071093A JPH07152672A JP H07152672 A JPH07152672 A JP H07152672A JP 5300710 A JP5300710 A JP 5300710A JP 30071093 A JP30071093 A JP 30071093A JP H07152672 A JPH07152672 A JP H07152672A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- signal
- unit
- printed circuit
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 伝送装置のソフトウェア・ストラップ初期化
方式に関し、データの初期化を行う場合に、ファームウ
ェアの負担を軽減するソフトウェア・ストラップ初期化
方式を提供することを目的とする。 【構成】 共通処理ユニットと付属ユニットとで構成さ
れる伝送装置であって、該共通処理ユニットにはＣＰＵ
を備え、該付属ユニットには、各プリント板搭載回路
と、該共通処理ユニットとのインタフェースを行い該Ｃ
ＰＵからの制御信号を各プリント板搭載回路に転送する
共通監視制御部とを備えた伝送装置において、前記共通
監視制御部に、前記各プリント板搭載回路を初期化する
ための制御信号を入力して前記各プリント板搭載回路を
同時にリセットする信号と該リセット後該リセットを解
除する信号とを出力するリセット／リセット解除信号出
力手段を設け、前記各プリント板搭載回路をリセット後
該リセットを解除するように構成する。
方式に関し、データの初期化を行う場合に、ファームウ
ェアの負担を軽減するソフトウェア・ストラップ初期化
方式を提供することを目的とする。 【構成】 共通処理ユニットと付属ユニットとで構成さ
れる伝送装置であって、該共通処理ユニットにはＣＰＵ
を備え、該付属ユニットには、各プリント板搭載回路
と、該共通処理ユニットとのインタフェースを行い該Ｃ
ＰＵからの制御信号を各プリント板搭載回路に転送する
共通監視制御部とを備えた伝送装置において、前記共通
監視制御部に、前記各プリント板搭載回路を初期化する
ための制御信号を入力して前記各プリント板搭載回路を
同時にリセットする信号と該リセット後該リセットを解
除する信号とを出力するリセット／リセット解除信号出
力手段を設け、前記各プリント板搭載回路をリセット後
該リセットを解除するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は伝送装置のソフトウェア
・ストラップ初期化方式に関するものである。
・ストラップ初期化方式に関するものである。
【０００２】近年の伝送装置は高機能化のため大半はＲ
ＯＭ等のファームウェアを搭載している。システムを構
成するプリント板回路にパラメータ等を設定するために
レジスタが必須であるが、システム規模の大きい装置で
はレジスタ数が多くなり、ファームウェアとＣＰＵの負
担が重くなってきている。この結果、設定内容を決める
ためのポーリングに時間がかかり、該設定も遅れる。
ＯＭ等のファームウェアを搭載している。システムを構
成するプリント板回路にパラメータ等を設定するために
レジスタが必須であるが、システム規模の大きい装置で
はレジスタ数が多くなり、ファームウェアとＣＰＵの負
担が重くなってきている。この結果、設定内容を決める
ためのポーリングに時間がかかり、該設定も遅れる。
【０００３】本発明は、特に上記装置の試験時等におけ
る初期化方式に関するものであり、装置内で複数ポイン
トの試験アクセスを行う場合に、これを１コマンドで初
期化したい場合等に適用される。
る初期化方式に関するものであり、装置内で複数ポイン
トの試験アクセスを行う場合に、これを１コマンドで初
期化したい場合等に適用される。
【０００４】
【従来の技術】図５は従来例の装置の構成図である。同
図において、装置は１個の共通処理ユニット１と１乃至
複数個の付属ユニット２で構成され、共通処理ユニット
１はメインＣＰＵ３と該ＣＰＵ３と制御バスで接続され
たバッファ４、５、及びＲＯＭ６からなり、プリント板
に搭載されている。各付属ユニット２は、ユニット毎に
有するユニット共通監視制御盤７で共通処理ユニット１
とのインタフェースを行い、共通処理ユニット１のメイ
ンＣＰＵ３からの制御信号をバッファ８、11を介して各
プリント板12に転送する。
図において、装置は１個の共通処理ユニット１と１乃至
複数個の付属ユニット２で構成され、共通処理ユニット
１はメインＣＰＵ３と該ＣＰＵ３と制御バスで接続され
たバッファ４、５、及びＲＯＭ６からなり、プリント板
に搭載されている。各付属ユニット２は、ユニット毎に
有するユニット共通監視制御盤７で共通処理ユニット１
とのインタフェースを行い、共通処理ユニット１のメイ
ンＣＰＵ３からの制御信号をバッファ８、11を介して各
プリント板12に転送する。
【０００５】付属ユニット２内の各プリント板12は、そ
れぞれ終端部13で制御信号を終端し、自プリント板12へ
の設定内容であればレジスタ14でラッチ処理を行いデー
タを取り込む。ここで、データの初期化を行う場合は、
レジスタ14へのデータの初期値を通常の書込み動作と同
様にメインＣＰＵ３からの制御信号により各プリント板
12のレジスタ14ごとに設定する。この動作がレジスタ14
の数に比例して増加するためメインＣＰＵ３とファーム
ウェア（ＲＯＭ６等）の負担となる。
れぞれ終端部13で制御信号を終端し、自プリント板12へ
の設定内容であればレジスタ14でラッチ処理を行いデー
タを取り込む。ここで、データの初期化を行う場合は、
レジスタ14へのデータの初期値を通常の書込み動作と同
様にメインＣＰＵ３からの制御信号により各プリント板
12のレジスタ14ごとに設定する。この動作がレジスタ14
の数に比例して増加するためメインＣＰＵ３とファーム
ウェア（ＲＯＭ６等）の負担となる。
【０００６】
【発明が解決しようとする課題】上述したように従来例
の構成においては、データの初期化を行う場合、付属ユ
ニット２の各プリント板12のレジスタ14ごとに設定しな
ければならず、この動作がレジスタ数に比例して増加す
るためＣＰＵとファームウェアの負担となるという問題
点があった。
の構成においては、データの初期化を行う場合、付属ユ
ニット２の各プリント板12のレジスタ14ごとに設定しな
ければならず、この動作がレジスタ数に比例して増加す
るためＣＰＵとファームウェアの負担となるという問題
点があった。
【０００７】したがって本発明は、データの初期化を行
う場合に、ＣＰＵとファームウェアの負担を軽減する伝
送装置のソフトウェア・ストラップ初期化方式を提供す
ることを目的とする。
う場合に、ＣＰＵとファームウェアの負担を軽減する伝
送装置のソフトウェア・ストラップ初期化方式を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】上記問題点は下記に示す
装置の構成によって解決される。即ち、共通処理ユニッ
トと付属ユニットとで構成される伝送装置であって、該
共通処理ユニットにはＣＰＵを備え、該付属ユニットに
は、各プリント板搭載回路と、該共通処理ユニットとの
インタフェースを行い該ＣＰＵからの制御信号を各プリ
ント板搭載回路に転送する共通監視制御部とを備えた伝
送装置において、前記共通監視制御部に、前記各プリン
ト板搭載回路を初期化するための制御信号を入力して前
記各プリント板搭載回路を同時にリセットする信号と該
リセット後該リセットを解除する信号とを出力するリセ
ット／リセット解除信号出力手段を設け、前記各プリン
ト板搭載回路をリセット後該リセットを解除するように
構成する。
装置の構成によって解決される。即ち、共通処理ユニッ
トと付属ユニットとで構成される伝送装置であって、該
共通処理ユニットにはＣＰＵを備え、該付属ユニットに
は、各プリント板搭載回路と、該共通処理ユニットとの
インタフェースを行い該ＣＰＵからの制御信号を各プリ
ント板搭載回路に転送する共通監視制御部とを備えた伝
送装置において、前記共通監視制御部に、前記各プリン
ト板搭載回路を初期化するための制御信号を入力して前
記各プリント板搭載回路を同時にリセットする信号と該
リセット後該リセットを解除する信号とを出力するリセ
ット／リセット解除信号出力手段を設け、前記各プリン
ト板搭載回路をリセット後該リセットを解除するように
構成する。
【０００９】
【作用】リセット／リセット解除信号出力手段で各プリ
ント板搭載回路を初期化するための制御信号をＣＰＵか
ら入力して、各プリント板搭載回路を同時にリセットす
る信号を出力するため、プリント板搭載回路の数の多少
に関係なくＣＰＵから一回だけの初期化信号によりリセ
ットされる。更に、リセット後該リセットを解除する信
号をリセット／リセット解除信号出力手段から出力する
ため、ＣＰＵからリセット解除のための制御信号を出力
しなくてすむ。
ント板搭載回路を初期化するための制御信号をＣＰＵか
ら入力して、各プリント板搭載回路を同時にリセットす
る信号を出力するため、プリント板搭載回路の数の多少
に関係なくＣＰＵから一回だけの初期化信号によりリセ
ットされる。更に、リセット後該リセットを解除する信
号をリセット／リセット解除信号出力手段から出力する
ため、ＣＰＵからリセット解除のための制御信号を出力
しなくてすむ。
【００１０】この結果、各プリント板搭載回路の初期化
を行う場合に、ＣＰＵとファームウェア（ＲＯＭ等）の
負担を軽減することができる。
を行う場合に、ＣＰＵとファームウェア（ＲＯＭ等）の
負担を軽減することができる。
【００１１】
【実施例】図１は本発明の実施例の装置の構成図であ
る。本発明が従来例と異なる点は、例えば図１に示すよ
うに各付属ユニット２’の共通監視制御盤７’にレジス
タ15を１個設け、該レジスタ15の出力を各プリント板12
のレジスタ14-1〜14-100のリセット(RST) 端子に加える
構成にして、メインＣＰＵ３から初期化コマンドを１ビ
ット該レジスタ15に書き込むだけで、各プリント板12の
該当レジスタ14-1〜14-100を初期化するようにしたこと
にある。以下に詳しく説明する。
る。本発明が従来例と異なる点は、例えば図１に示すよ
うに各付属ユニット２’の共通監視制御盤７’にレジス
タ15を１個設け、該レジスタ15の出力を各プリント板12
のレジスタ14-1〜14-100のリセット(RST) 端子に加える
構成にして、メインＣＰＵ３から初期化コマンドを１ビ
ット該レジスタ15に書き込むだけで、各プリント板12の
該当レジスタ14-1〜14-100を初期化するようにしたこと
にある。以下に詳しく説明する。
【００１２】図１の共通処理ユニット１のメインＣＰＵ
３から初期化を行うためのコマンド（例えば"H" レベル
信号とする）を出力すると、該"H" 信号はバッファ４、
５と制御バスを介して付属ユニット２’のユニット共通
監視制御盤７’に入力され、バッファ８、終端部９を介
してレジスタ15に加えられる。
３から初期化を行うためのコマンド（例えば"H" レベル
信号とする）を出力すると、該"H" 信号はバッファ４、
５と制御バスを介して付属ユニット２’のユニット共通
監視制御盤７’に入力され、バッファ８、終端部９を介
してレジスタ15に加えられる。
【００１３】図１のレジスタ15および各プリント板12の
レジスタ14-1〜14-100の回路の一例を図２に示す。図１
のレジスタ15が図２のレジスタ15に対応し、図１のレジ
スタ14-1〜14-100が図２のリセット機能つきフリップフ
ロップ（以下RST付きＦＦと称する）18-1〜18-100に対
応する。
レジスタ14-1〜14-100の回路の一例を図２に示す。図１
のレジスタ15が図２のレジスタ15に対応し、図１のレジ
スタ14-1〜14-100が図２のリセット機能つきフリップフ
ロップ（以下RST付きＦＦと称する）18-1〜18-100に対
応する。
【００１４】図２において、"H" レベルの初期化コマン
ドがレジスタ15内のＦＦ16のＤ端子に加えられると、ク
ロック（ＣＬＫ）によりＱ端子から"H" レベル信号が出
力される。この"H" 信号がインバータ17で反転されて
"L" 信号が各プリント板12のRST 付きＦＦ18-1〜18-100
のリセット（RST)端子に加えられ、それまで保持してい
たRST 付きＦＦ18-1〜18-100のＱ端子出力をリセットし
て０にする。
ドがレジスタ15内のＦＦ16のＤ端子に加えられると、ク
ロック（ＣＬＫ）によりＱ端子から"H" レベル信号が出
力される。この"H" 信号がインバータ17で反転されて
"L" 信号が各プリント板12のRST 付きＦＦ18-1〜18-100
のリセット（RST)端子に加えられ、それまで保持してい
たRST 付きＦＦ18-1〜18-100のＱ端子出力をリセットし
て０にする。
【００１５】この結果、例えばRST 付きＦＦ18-1のＱ端
子からそれまで"H" 信号を出力してインバータ19で反転
されて"L" となって＋ＶD 電源からの電流によりＬＥＤ
20が点灯していたのが、このリセットによりＬＥＤ20を
消灯させる。
子からそれまで"H" 信号を出力してインバータ19で反転
されて"L" となって＋ＶD 電源からの電流によりＬＥＤ
20が点灯していたのが、このリセットによりＬＥＤ20を
消灯させる。
【００１６】しかし、リセットをかけたままでは、次に
これら各RST 付きＦＦ18-1〜18-100のＤ端子に終端部13
から新たにデータが入力されてもすぐリセットされるた
め、共通処理ユニット１のメインＣＰＵ３から上記初期
化コマンドを解除するコマンドを出力しなければならな
い。
これら各RST 付きＦＦ18-1〜18-100のＤ端子に終端部13
から新たにデータが入力されてもすぐリセットされるた
め、共通処理ユニット１のメインＣＰＵ３から上記初期
化コマンドを解除するコマンドを出力しなければならな
い。
【００１７】即ち、メインＣＰＵ３から出力する"L" レ
ベルの初期化解除コマンドがＦＦ16のＤ端子に加えられ
ると、次のクロックによりＱ端子から出力する該"L" 信
号がインバータ17により反転されて"H" となって、RST
付きＦＦ18-1〜18-100のリセット端子に加えられる。こ
の結果、RST 付きＦＦ18-1〜18-100はリセットを解除さ
れる。
ベルの初期化解除コマンドがＦＦ16のＤ端子に加えられ
ると、次のクロックによりＱ端子から出力する該"L" 信
号がインバータ17により反転されて"H" となって、RST
付きＦＦ18-1〜18-100のリセット端子に加えられる。こ
の結果、RST 付きＦＦ18-1〜18-100はリセットを解除さ
れる。
【００１８】上述した実施例では、レジスタ18-1〜18-1
00をリセット後このリセット状態を解除するためにメイ
ンＣＰＵ３からリセット解除コマンドを出力しなければ
ならないが、以下に述べる回路を付加することによって
メインＣＰＵ３からリセット解除コマンドを出力しなく
てすませることができる。図３はこれを実現する自己リ
セット型受信回路の構成であり、図４は図３の回路動作
を説明するためのタイムチャートである。図２のレジス
タ15を図３の回路で置き換える。
00をリセット後このリセット状態を解除するためにメイ
ンＣＰＵ３からリセット解除コマンドを出力しなければ
ならないが、以下に述べる回路を付加することによって
メインＣＰＵ３からリセット解除コマンドを出力しなく
てすませることができる。図３はこれを実現する自己リ
セット型受信回路の構成であり、図４は図３の回路動作
を説明するためのタイムチャートである。図２のレジス
タ15を図３の回路で置き換える。
【００１９】図３において、ＣＰＵ３から終端部９を介
してＦＦ21のＤ端子に"H" レベルの初期化コマンドが入
力されると、次のクロックでＱ端子から"H" を出力する
（図４の(2)参照）。この出力（Ｑ1)がＦＦ22のＤ端子
に加えられ、次のクロックでＱ端子から"H" を出力する
（図４の(3) 参照）。
してＦＦ21のＤ端子に"H" レベルの初期化コマンドが入
力されると、次のクロックでＱ端子から"H" を出力する
（図４の(2)参照）。この出力（Ｑ1)がＦＦ22のＤ端子
に加えられ、次のクロックでＱ端子から"H" を出力する
（図４の(3) 参照）。
【００２０】このＱ2 出力をＦＦ23のＤ端子に加えると
ともにNAND回路24の一方の入力端子に加える。次のクロ
ックでＦＦ23の反転Ｑ端子（INV Ｑ端子）からは"L" を
出力してNAND回路24の他方の入力端子に加え（図４の
(4) 参照）、NAND回路24からは図４の(5)に示すような
"L" レベルのリセットパルスを出力する。
ともにNAND回路24の一方の入力端子に加える。次のクロ
ックでＦＦ23の反転Ｑ端子（INV Ｑ端子）からは"L" を
出力してNAND回路24の他方の入力端子に加え（図４の
(4) 参照）、NAND回路24からは図４の(5)に示すような
"L" レベルのリセットパルスを出力する。
【００２１】この結果、図３のＦＦ21にリセット信号を
加えるだけで、レジスタ18-1〜18-100をリセット後リセ
ット解除することができる。尚、前述した各プリント板
回路の出力は、装置の裏面にある裏板（バックワイヤー
ドボード、Ｂ．Ｗ．Ｂ、図示しない）の上で配線され、
例えば図３のNAND回路24の出力は複数のプリント板に送
出されるが、オープン・コレクタを用いてこのNAND回路
24の出力をオープン・コレクタ回路（図示しない）を介
して各プリント板に送出する構成とすることにより、例
えばＴＴＬの場合には"H" ／"L" が５Ｖ／０Ｖであった
のが、オープン／０Ｖとすることができ、電源上の制約
を軽減できハードウェアの規模を小さくすることができ
る。
加えるだけで、レジスタ18-1〜18-100をリセット後リセ
ット解除することができる。尚、前述した各プリント板
回路の出力は、装置の裏面にある裏板（バックワイヤー
ドボード、Ｂ．Ｗ．Ｂ、図示しない）の上で配線され、
例えば図３のNAND回路24の出力は複数のプリント板に送
出されるが、オープン・コレクタを用いてこのNAND回路
24の出力をオープン・コレクタ回路（図示しない）を介
して各プリント板に送出する構成とすることにより、例
えばＴＴＬの場合には"H" ／"L" が５Ｖ／０Ｖであった
のが、オープン／０Ｖとすることができ、電源上の制約
を軽減できハードウェアの規模を小さくすることができ
る。
【００２２】
【発明の効果】以上説明したように本発明によれば、プ
リント板搭載回路の初期化を行う場合に、ファームウェ
アとＣＰＵの負担を軽減することができる。
リント板搭載回路の初期化を行う場合に、ファームウェ
アとＣＰＵの負担を軽減することができる。
【図１】は本発明の実施例の装置の構成図、
【図２】は図１のレジスタの回路構成図、
【図３】は実施例における自己リセット型受信回路の構
成図、
成図、
【図４】は図３の回路動作を説明するためのタイムチャ
ート、
ート、
【図５】は従来例の装置の構成図である。
１は共通処理ユニット、２、２’は付属ユニット、３は
メインＣＰＵ、４、５、８、11はバッファ、６はＲＯ
Ｍ、７、７’はユニット共通監視制御盤、９、13は終端
部、10、14、14-1〜14-100、15はレジスタ、12は各プリ
ント板、16、21、22、23はＦＦ、17、19はインバータ、
18-1〜18-100はRST 付きＦＦ、20はＬＥＤ、24はNAND回
路を示す。
メインＣＰＵ、４、５、８、11はバッファ、６はＲＯ
Ｍ、７、７’はユニット共通監視制御盤、９、13は終端
部、10、14、14-1〜14-100、15はレジスタ、12は各プリ
ント板、16、21、22、23はＦＦ、17、19はインバータ、
18-1〜18-100はRST 付きＦＦ、20はＬＥＤ、24はNAND回
路を示す。
Claims (1)
- 【請求項１】 共通処理ユニットと付属ユニットとで構
成される伝送装置であって、該共通処理ユニットにはＣ
ＰＵを備え、該付属ユニットには、各プリント板搭載回
路と、該共通処理ユニットとのインタフェースを行い該
ＣＰＵからの制御信号を各プリント板搭載回路に転送す
る共通監視制御部とを備えた伝送装置において、 前記共通監視制御部に、前記各プリント板搭載回路を初
期化するための制御信号を入力して前記各プリント板搭
載回路を同時にリセットする信号と該リセット後該リセ
ットを解除する信号とを出力するリセット／リセット解
除信号出力手段を設け、前記各プリント板搭載回路をリ
セット後該リセットを解除する構成にしたことを特徴と
する伝送装置のソフトウェア・ストラップ初期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300710A JPH07152672A (ja) | 1993-12-01 | 1993-12-01 | 伝送装置のソフトウェア・ストラップ初期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300710A JPH07152672A (ja) | 1993-12-01 | 1993-12-01 | 伝送装置のソフトウェア・ストラップ初期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07152672A true JPH07152672A (ja) | 1995-06-16 |
Family
ID=17888163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5300710A Withdrawn JPH07152672A (ja) | 1993-12-01 | 1993-12-01 | 伝送装置のソフトウェア・ストラップ初期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07152672A (ja) |
-
1993
- 1993-12-01 JP JP5300710A patent/JPH07152672A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0150767A2 (en) | Program controlled bus arbitration for a distributed array processing system | |
| US5644707A (en) | Computer mainframe signal monitoring system | |
| US5109494A (en) | Passive processor communications interface | |
| JP3557625B2 (ja) | 情報処理装置 | |
| KR19980058195A (ko) | 소형 컴퓨터 시스템 인터페이스 콘트롤러의 진단 테스트 장치 | |
| JPH07152672A (ja) | 伝送装置のソフトウェア・ストラップ初期化方式 | |
| JP2563679B2 (ja) | 双方向入出力信号分離回路 | |
| JPH10256488A (ja) | 動作モード設定回路 | |
| US5796987A (en) | Emulation device with microprocessor-based probe in which time-critical functional units are located | |
| US5896514A (en) | Logic implementation of control signals for on-silicon multi-master data transfer bus | |
| JPH0546535A (ja) | データ転送インタフエース装置 | |
| KR0173560B1 (ko) | 아이디이 인터페이스 장치 | |
| KR970011438B1 (ko) | 교환기의 버스 선택 장치 | |
| JP3129397B2 (ja) | マイクロコンピュータ用エミュレーション装置 | |
| KR100241765B1 (ko) | Atm방식의 통신에서 고유번호 생성장치 | |
| JP2003122600A (ja) | ウォッチドッグタイマ装置 | |
| JPH04167043A (ja) | 携帯型電子機器 | |
| JPH07104795B2 (ja) | エラ−検出方式 | |
| KR920005015B1 (ko) | 데이터 버스 확장회로 | |
| JPH04333954A (ja) | 情報処理装置 | |
| JPH0877091A (ja) | 拡張機器チャネル設定システム | |
| JPH0435941Y2 (ja) | ||
| JPH0561812A (ja) | 情報処理システム | |
| JPH0764804A (ja) | 割込み制御回路 | |
| JP2001313655A (ja) | Ｉｅｅｅ１３９４バス解析方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010206 |