JPH07147403A - Semiconductor device and manufacture thereof - Google Patents
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- JPH07147403A JPH07147403A JP29525493A JP29525493A JPH07147403A JP H07147403 A JPH07147403 A JP H07147403A JP 29525493 A JP29525493 A JP 29525493A JP 29525493 A JP29525493 A JP 29525493A JP H07147403 A JPH07147403 A JP H07147403A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高融点金属シリサイド
膜と多結晶シリコン膜とからなるゲート電極配線をもつ
ＭＯＳ（金属−酸化膜−半導体）型半導体装置の構造と
製造方法とに関し、高抵抗配線を有する半導体装置の構
造と製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a MOS (metal-oxide film-semiconductor) type semiconductor device having a gate electrode wiring composed of a refractory metal silicide film and a polycrystalline silicon film, and a method of manufacturing the same. The present invention relates to a structure and manufacturing method of a semiconductor device having a resistance wiring.
【０００２】[0002]
【従来の技術】近年、多結晶シリコンゲート電極の代わ
りに、Ｗ、Ｔｉ、Ｍｏなど高融点金属のシリサイドをゲ
ート電極とするＭＯＳ型半導体装置が、多結晶シリコン
に比べて比抵抗を約１桁以上低くすることができるため
注目されている。2. Description of the Related Art In recent years, a MOS type semiconductor device using a silicide of a refractory metal such as W, Ti, Mo instead of a polycrystalline silicon gate electrode as a gate electrode has a specific resistance of about one digit as compared with polycrystalline silicon. It is attracting attention because it can be lowered.
【０００３】しかしながら、高融点金属シリサイドをゲ
ート電極配線に用いた場合、ゲート酸化膜との密着性、
高融点金属シリサイドのゲート酸化膜への拡散、しきい
値電圧のコントロールの不安定性などの問題が発生す
る。However, when refractory metal silicide is used for the gate electrode wiring, adhesion with the gate oxide film,
Problems such as diffusion of refractory metal silicide into the gate oxide film and instability of threshold voltage control occur.
【０００４】このため、現在の多結晶シリコン膜の利点
を活かし、多結晶シリコン膜上に高融点シリサイド膜を
形成した、いわゆるポリサイド構造が利用される。この
ポリサイド構造により、高融点金属シリサイドをゲート
電極に用いた場合と同様、多結晶シリコンに比べて比抵
抗を約１桁以上低くすることができる。Therefore, a so-called polycide structure in which a refractory silicide film is formed on the polycrystalline silicon film is utilized by taking advantage of the present polycrystalline silicon film. With this polycide structure, as in the case of using a refractory metal silicide for the gate electrode, the specific resistance can be reduced by about one digit or more as compared with polycrystalline silicon.
【０００５】しかしながら、すべての配線が低抵抗化さ
れてしまうため、半導体装置において高抵抗配線を形成
することが不可能となってしまう。このため、従来技術
においては２層の多結晶シリコン膜を用いて高抵抗配線
を形成する方法を採用している。However, since all the wirings have low resistance, it becomes impossible to form high resistance wirings in the semiconductor device. Therefore, in the conventional technique, a method of forming a high resistance wiring by using a two-layer polycrystalline silicon film is adopted.
【０００６】この２層の多結晶シリコン膜を用いた従来
技術を、図４と図５の従来例における半導体装置の製造
方法を示す断面図を用いて説明する。A conventional technique using this two-layer polycrystalline silicon film will be described with reference to FIGS. 4 and 5 which are sectional views showing a method of manufacturing a semiconductor device in the conventional example.
【０００７】まず図４に示すように、第１導電型の半導
体基板１１の素子領域の周囲のフィールド領域にフィー
ルド酸化膜２１を形成し、多結晶シリコン膜２を形成
し、ホトエッチング技術を用い、高抵抗配線５２を形成
する。First, as shown in FIG. 4, a field oxide film 21 is formed in the field region around the element region of the first conductivity type semiconductor substrate 11, a polycrystalline silicon film 2 is formed, and a photoetching technique is used. The high resistance wiring 52 is formed.
【０００８】つぎに熱酸化により、ゲート酸化膜１を形
成し、全面にポリシリコン膜５を形成する。さらに、全
面に高融点金属シリサイド膜４を形成する。このとき高
抵抗配線５２の多結晶シリコン膜２表面も酸化され、表
面にゲート酸化膜１が形成される。Next, the gate oxide film 1 is formed by thermal oxidation, and the polysilicon film 5 is formed on the entire surface. Further, a refractory metal silicide film 4 is formed on the entire surface. At this time, the surface of the polycrystalline silicon film 2 of the high resistance wiring 52 is also oxidized, and the gate oxide film 1 is formed on the surface.
【０００９】その後、ゲート電極材料上に感光性樹脂３
１を形成し、感光性樹脂３１をエッチングマスクに用い
て、図５に示すようにゲート電極材料をパターニングし
て、ゲート電極配線５１を形成する。Then, the photosensitive resin 3 is formed on the gate electrode material.
1 is formed, and the gate electrode wiring 51 is formed by patterning the gate electrode material as shown in FIG. 5 by using the photosensitive resin 31 as an etching mask.
【００１０】[0010]
【発明が解決しようとする課題】この従来方法において
は、図５に示すようにゲート電極配線５１形成時に、高
抵抗配線５２を形成する多結晶シリコン膜２の側壁にポ
リシリコン膜５からなる多結晶シリコンのエッチング残
り部分４１が形成される。このため、高抵抗配線５２の
抵抗値が変化する。In this conventional method, as shown in FIG. 5, when the gate electrode wiring 51 is formed, the polysilicon film 5 is formed on the side wall of the polycrystalline silicon film 2 forming the high resistance wiring 52. An unetched portion 41 of crystalline silicon is formed. Therefore, the resistance value of the high resistance wiring 52 changes.
【００１１】さらに、ゲート電極配線５１形成時のエッ
チングにおいて、高抵抗配線５２を形成する多結晶シリ
コン膜２もエッチングされ、膜厚が薄くなり抵抗値が変
化するという問題をもたらす。Further, in the etching when the gate electrode wiring 51 is formed, the polycrystalline silicon film 2 forming the high resistance wiring 52 is also etched, resulting in a problem that the film thickness becomes thin and the resistance value changes.
【００１２】またさらに、図４と図５で示した他に、ゲ
ート電極配線を形成した後に、多結晶シリコンからなる
高抵抗配線を形成する方法もある。In addition to the method shown in FIGS. 4 and 5, there is also a method of forming a high resistance wiring made of polycrystalline silicon after forming a gate electrode wiring.
【００１３】しかしながら、この製造方法においても、
同様にゲート電極配線の側壁に多結晶シリコンのエッチ
ング残り部分が形成され、トランジスタの駆動能力を低
下させるという問題をもたらす。However, even in this manufacturing method,
Similarly, an unetched portion of polycrystalline silicon is formed on the side wall of the gate electrode wiring, which causes a problem that the driving ability of the transistor is lowered.
【００１４】本発明の目的は、上記課題を解決して、高
融点金属シリサイド膜と多結晶シリコン膜とからなるゲ
ート電極配線をもつＭＯＳ型半導体装置において、抵抗
値が変化しない高抵抗配線を有する半導体装置の構造
と、この構造を得るための製造方法を提供することであ
る。An object of the present invention is to solve the above problems and to provide a MOS type semiconductor device having a gate electrode wiring composed of a refractory metal silicide film and a polycrystalline silicon film, having a high resistance wiring whose resistance value does not change. It is to provide a structure of a semiconductor device and a manufacturing method for obtaining the structure.
【００１５】[0015]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の構造とその製造方法とは、下
記記載の手段を採用する。In order to achieve the above object, the structure of the semiconductor device of the present invention and the manufacturing method thereof adopt the following means.
【００１６】本発明における半導体装置は、第１導電型
の半導体基板上に、ゲート絶縁膜を介してゲート電極配
線を設けたＭＯＳ型素子を有する半導体装置は、多結晶
シリコン膜と高融点金属シリサイド膜とからなるゲート
電極配線と、ゲート電極配線下層膜と同一の多結晶シリ
コン膜からなる被膜とシリコン窒化膜とからなる高抵抗
配線とを有することを特徴とする。The semiconductor device according to the present invention is a semiconductor device having a MOS type element in which a gate electrode wiring is provided via a gate insulating film on a semiconductor substrate of the first conductivity type. The semiconductor device is a polycrystalline silicon film and a refractory metal silicide. It is characterized by having a gate electrode wiring made of a film, a high resistance wiring made of a silicon nitride film and a film made of the same polycrystalline silicon film as the gate electrode wiring lower layer film.
【００１７】本発明における半導体装置の製造方法は、
第１導電型の半導体基板の素子領域の周囲のフィールド
領域にフィールド酸化膜を形成し、熱酸化によりゲート
酸化膜を形成する工程と、全面に多結晶シリコン膜を形
成し、高抵抗配線を形成するための不純物をイオン注入
する工程と、全面にシリコン窒化膜を形成し、高抵抗配
線領域上に感光性樹脂を形成する工程と、感光性樹脂を
エッチングマスクに用いてシリコン窒化膜をエッチング
する工程と、感光性樹脂を除去し、全面に高融点金属シ
リサイド膜を形成する工程と、ゲート電極配線上に感光
性樹脂を形成する工程と、感光性樹脂をエッチングマス
クに用いて、多結晶シリコン膜と高融点金属シリサイド
膜からなるゲート電極配線と、多結晶シリコン膜とシリ
コン窒化膜とからなる高抵抗配線領域とを形成し、その
後、ゲート電極配線の整合した領域の半導体基板に第２
導電型の高濃度不純物層を形成する工程と、二酸化シリ
コン膜を主体とする多層配線用絶縁膜を形成する工程と
フォトエッチング技術により多層配線用絶縁膜にコンタ
クト窓を形成する工程と、配線金属を形成する工程とを
有することを特徴とするThe method of manufacturing a semiconductor device according to the present invention is
A step of forming a field oxide film in the field region around the element region of the first conductivity type semiconductor substrate and forming a gate oxide film by thermal oxidation, and a polycrystalline silicon film over the entire surface to form a high resistance wiring. Ion implantation of impurities to do so, forming a silicon nitride film on the entire surface and forming a photosensitive resin on the high resistance wiring region, and etching the silicon nitride film using the photosensitive resin as an etching mask. A step of removing the photosensitive resin and forming a refractory metal silicide film on the entire surface, a step of forming the photosensitive resin on the gate electrode wiring, and using the photosensitive resin as an etching mask A gate electrode wiring made of a film and a refractory metal silicide film, and a high resistance wiring region made of a polycrystalline silicon film and a silicon nitride film are formed. The second semiconductor substrate of the matched area of the
A step of forming a conductive type high-concentration impurity layer, a step of forming an insulating film for a multilayer wiring mainly composed of a silicon dioxide film, a step of forming a contact window in the insulating film for a multilayer wiring by a photoetching technique, a wiring metal And a step of forming
【００１８】[0018]
【実施例】以下図面を用いて本発明の実施例を説明す
る。まず、図３の断面図を用いて本発明における半導体
装置の構造を説明する。Embodiments of the present invention will be described below with reference to the drawings. First, the structure of the semiconductor device according to the present invention will be described with reference to the sectional view of FIG.
【００１９】本発明の半導体装置は、多結晶シリコン膜
２と高融点金属シリサイド膜４とからなるゲート電極配
線５１と、ゲート電極配線５１の下層膜と同一の多結晶
シリコン膜２とシリコン窒化膜３とからなる高抵抗配線
５２とから構成する。In the semiconductor device of the present invention, the gate electrode wiring 51 composed of the polycrystalline silicon film 2 and the refractory metal silicide film 4, the polycrystalline silicon film 2 and the silicon nitride film which are the same as the lower layer film of the gate electrode wiring 51. 3 and a high resistance wiring 52.
【００２０】つぎに、この図３を用いて説明した本発明
の半導体装置の構造を形成するための製造方法を説明す
る。図１〜図３は、本発明の半導体装置を製造するため
の製造方法を工程順に示す断面図である。Next, a manufacturing method for forming the structure of the semiconductor device of the present invention described with reference to FIG. 3 will be described. 1 to 3 are sectional views showing a manufacturing method for manufacturing a semiconductor device of the present invention in the order of steps.
【００２１】まず、図１に示すように、導電型がＰ型の
半導体基板１１の素子領域の周囲のフィールド領域に、
窒化シリコン膜などの耐酸化膜をマスクにして酸化す
る、いわゆる選択酸化処理によって、フィールド酸化膜
２１を５００ｎｍの厚さで形成する。First, as shown in FIG. 1, in the field region around the element region of the semiconductor substrate 11 having the P type conductivity,
A field oxide film 21 having a thickness of 500 nm is formed by a so-called selective oxidation process in which oxidation is performed using an oxidation resistant film such as a silicon nitride film as a mask.
【００２２】つぎに、酸素と窒素との混合気体中で酸化
処理を行い、厚さが２０ｎｍ程度の二酸化シリコン膜か
らなるゲート酸化膜１を全面に形成する。Next, oxidation treatment is performed in a mixed gas of oxygen and nitrogen to form a gate oxide film 1 made of a silicon dioxide film having a thickness of about 20 nm on the entire surface.
【００２３】つぎに、モノシランを反応ガスとする化学
気相成長（ＣＶＤ）法によって、多結晶シリコン膜２を
２００ｎｍ程度の厚さで全面に形成する。Next, the polycrystalline silicon film 2 is formed on the entire surface to a thickness of about 200 nm by a chemical vapor deposition (CVD) method using monosilane as a reaction gas.
【００２４】その後、高抵抗配線５２を作成するための
Ｐ型の不純物であるボロンを、たとえば、加速エネルギ
ーが２５ｋｅＶ、イオン注入量が８．０×１０12ａｔｏ
ｍｓ／ｃｍ2 程度の条件で全面にイオン注入する。After that, boron, which is a P-type impurity for forming the high resistance wiring 52, has an acceleration energy of 25 keV and an ion implantation amount of 8.0 × 10 12 ato, for example.
Ion implantation is performed on the entire surface under the condition of ms / cm 2 .
【００２５】その後、ジクロルシランとアンモニアを反
応ガスとするＣＶＤ法によって、シリコン窒化膜３を全
面に２０ｎｍ被着する。Then, a silicon nitride film 3 is deposited to a thickness of 20 nm by the CVD method using dichlorosilane and ammonia as reaction gases.
【００２６】つぎに、全面に感光性材料である感光性樹
脂３１を回転塗布法により形成し、所定のフォトマスク
を用いて露光、および現像処理を行ない、高抵抗配線５
２を形成する領域に感光性樹脂３１を形成する。Next, a photosensitive resin 31, which is a photosensitive material, is formed on the entire surface by a spin coating method, exposed and developed using a predetermined photomask, and the high resistance wiring 5 is formed.
The photosensitive resin 31 is formed in the region where 2 is formed.
【００２７】その後、この感光性樹脂３１をマスクとし
て、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混合ガスを用いてドライ
エッチング法により、シリコン窒化膜３をエッチングす
る。After that, the silicon nitride film 3 is etched by dry etching using a mixed gas of SF 6 + CHF 3 + He with the photosensitive resin 31 as a mask.
【００２８】このエッチング処理により、高抵抗配線５
２を形成する領域上にシリコン窒化膜３を形成する。つ
ぎに、感光性樹脂３１を除去する。By this etching process, the high resistance wiring 5
A silicon nitride film 3 is formed on the area where 2 is to be formed. Next, the photosensitive resin 31 is removed.
【００２９】その後、図２に示すように、平均組成比Ｗ
Ｓｉ2.7 からなる高融点金属シリサイド膜４を、ＤＣマ
グネトロンスパッタ装置を用いて２００ｎｍの厚さで全
面に被着する。Thereafter, as shown in FIG. 2, the average composition ratio W
A refractory metal silicide film 4 made of Si 2.7 is deposited on the entire surface with a thickness of 200 nm by using a DC magnetron sputtering device.
【００３０】つぎに、ゲート電極配線５１を形成する領
域と、高抵抗配線５２の高抵抗配線コンタクト領域５３
とに感光性樹脂３１を形成する。Next, a region for forming the gate electrode wiring 51 and a high resistance wiring contact region 53 of the high resistance wiring 52.
Then, a photosensitive resin 31 is formed.
【００３１】そしてこの感光性樹脂３１をエッチングマ
スクとして、高融点金属シリサイド膜４と多結晶シリコ
ン膜２とを、ＳＦ6 ＋Ｏ2 の混合気体をエッチングガス
として用いるドライエッチング法によりエッチングす
る。Then, using the photosensitive resin 31 as an etching mask, the refractory metal silicide film 4 and the polycrystalline silicon film 2 are etched by a dry etching method using a mixed gas of SF 6 + O 2 as an etching gas.
【００３２】この結果、ゲート電極配線５１は、高融点
金属シリサイド４と多結晶シリコン膜２とからなる。ま
た、高抵抗配線５２は、シリコン窒化膜３が、多結晶シ
リコン膜２のエッチングマスクとなるため、高融点金属
シリサイド膜４のみがエッチングされる。As a result, the gate electrode wiring 51 is composed of the refractory metal silicide 4 and the polycrystalline silicon film 2. In the high resistance wiring 52, the silicon nitride film 3 serves as an etching mask for the polycrystalline silicon film 2, so that only the refractory metal silicide film 4 is etched.
【００３３】この結果、高抵抗配線５２は、シリコン窒
化膜３と多結晶シリコン膜２とからなる。As a result, the high resistance wiring 52 is composed of the silicon nitride film 3 and the polycrystalline silicon film 2.
【００３４】つぎに、図３に示すように、ＭＯＳ領域５
４の半導体基板１１には、ゲート電極配線５１をイオン
注入のマスクとして用いて、半導体基板１１と逆導電型
のＮ型の不純物であるリンを加速エネルギーが５０ｋｅ
Ｖ、イオン注入量が３．５×１０15ａｔｏｍｓ／ｃｍ2
程度の条件でイオン注入して、高濃度不純物層６１、６
２する。Next, as shown in FIG.
In the semiconductor substrate 11 of No. 4, using the gate electrode wiring 51 as a mask for ion implantation, phosphorus, which is an N-type impurity having a conductivity type opposite to that of the semiconductor substrate 11, has an acceleration energy of 50 ke
V, ion implantation amount is 3.5 × 10 15 atoms / cm 2
The high concentration impurity layers 61, 6
I will do 2.
【００３５】その後、不純物の活性化のために、アニー
ル炉にて、温度９００℃、時間３０分のアニール処理を
窒素雰囲気で行なう。After that, in order to activate the impurities, annealing treatment is performed in a nitrogen atmosphere in a annealing furnace at a temperature of 900 ° C. for 30 minutes.
【００３６】つぎに、二酸化シリコン膜を主体とする多
層配線用絶縁膜２２を化学気相成長法により形成する。Next, the insulating film 22 for the multi-layer wiring mainly composed of the silicon dioxide film is formed by the chemical vapor deposition method.
【００３７】その後、フォトエッチング技術を用いて、
多層配線用絶縁膜２２にコンタクト窓３２を形成し、さ
らに、配線金属３３としてアルミニウムを形成すること
によって半導体装置を得る。Then, using photoetching technology,
A contact window 32 is formed in the insulating film 22 for multilayer wiring, and aluminum is further formed as the wiring metal 33 to obtain a semiconductor device.
【００３８】以上の説明の実施例では、高融点金属シリ
サイド膜として、タングズテンシリサイド膜を例として
説明したが、Ｍｏ、Ｔｉなどの高融点金属シリサイド膜
を用いてもよい。In the embodiments described above, the tungsten-silicide film is used as an example of the refractory metal silicide film, but a refractory metal silicide film such as Mo or Ti may be used.
【００３９】またさらに、高融点金属シリサイド膜の代
わりに、高融点金属膜そのものを用いても、本実施例と
同様の効果が得られる。Furthermore, even if the refractory metal film itself is used instead of the refractory metal silicide film, the same effect as that of this embodiment can be obtained.
【００４０】[0040]
【発明の効果】以上の説明で明かなように、本発明の半
導体装置の構造、およびその製造方法においては、従来
問題であった多層に形成した多結晶シリコン膜が原因と
なるドライエッチング時の下層膜側壁でのエッチング残
りがなる。このため、設計どうりの抵抗値を有する高抵
抗配線を得ることができる。As is apparent from the above description, in the structure of the semiconductor device of the present invention and the manufacturing method thereof, the dry etching caused by the multi-layered polycrystalline silicon film, which has been a problem in the past, is caused. The etching residue remains on the side wall of the lower layer film. Therefore, it is possible to obtain a high resistance wiring having a resistance value as designed.
【００４１】さらに、本発明の高抵抗配線の構造におい
ては、配線金属であるアルミニウムとの高抵抗配線コン
タクト領域では、高融点金属シリサイドとの接触部を形
成してある。このために、低いコンタクト抵抗値が得ら
れ、接触不良を防ぐことができる。Further, in the structure of the high resistance wiring of the present invention, the contact portion with the refractory metal silicide is formed in the high resistance wiring contact region with the wiring metal aluminum. Therefore, a low contact resistance value can be obtained, and contact failure can be prevented.
【００４２】さらに、本発明の高抵抗配線の構造におい
ては、高抵抗配線を構成する多結晶シリコン膜上にシリ
コン窒化膜を形成している。このため、製造プロセス中
に含まれる水素の拡散を防ぐことができ、抵抗値が安定
した高抵抗配線が得られる。Further, in the structure of the high resistance wiring of the present invention, the silicon nitride film is formed on the polycrystalline silicon film forming the high resistance wiring. Therefore, hydrogen contained in the manufacturing process can be prevented from diffusing, and a high-resistance wiring having a stable resistance value can be obtained.
【００４３】以上の結果、本発明においては、高融点金
属シリサイド膜と多結晶シリコン膜とからなる低抵抗の
ゲート電極配線と、信頼性の高い高抵抗配線とを単層の
同一多結晶シリコン膜により形成することが可能であ
る。したがって、精度が高く、高信頼性である高抵抗配
線を含む半導体装置が得られる。As a result of the above, according to the present invention, a low resistance gate electrode wiring made of a refractory metal silicide film and a polycrystalline silicon film and a highly reliable high resistance wiring are formed of a single layer of the same polycrystalline silicon. It can be formed of a film. Therefore, it is possible to obtain a semiconductor device including high-resistance wiring with high accuracy and high reliability.
【図１】本発明の一実施例における半導体装置の製造方
法を示す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例における半導体装置の製造方
法を示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図３】本発明の一実施例における半導体装置の構造お
よび製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing the structure and manufacturing method of a semiconductor device according to an embodiment of the present invention.
【図４】従来例における半導体装置の製造方法を示す断
面図である。FIG. 4 is a cross-sectional view showing a method of manufacturing a semiconductor device in a conventional example.
【図５】従来例における半導体装置の製造方法を示す断
面図である。FIG. 5 is a cross-sectional view showing a method of manufacturing a semiconductor device in a conventional example.
１ ゲート酸化膜 ２ 多結晶シリコン膜 ３ シリコン窒化膜 ４ 高融点金属シリサイド膜 ３１ 感光性樹脂 ３２ コンタクト窓 ３３ 配線金属 ５１ ゲート電極配線 ５２ 高抵抗配線 DESCRIPTION OF SYMBOLS 1 Gate oxide film 2 Polycrystalline silicon film 3 Silicon nitride film 4 Refractory metal silicide film 31 Photosensitive resin 32 Contact window 33 Wiring metal 51 Gate electrode wiring 52 High resistance wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｐ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/822 8832-4M H01L 27/04 P
Claims (2)
縁膜を介してゲート電極配線を設けたＭＯＳ型素子を有
する半導体装置は、多結晶シリコン膜と高融点金属シリ
サイド膜とからなるゲート電極配線と、ゲート電極配線
下層膜と同一の多結晶シリコン膜からなる被膜とシリコ
ン窒化膜とからなる高抵抗配線とを有することを特徴と
する半導体装置。1. A semiconductor device having a MOS type element in which a gate electrode wiring is provided via a gate insulating film on a semiconductor substrate of the first conductivity type is a gate formed of a polycrystalline silicon film and a refractory metal silicide film. A semiconductor device comprising: an electrode wiring; and a high resistance wiring made of a silicon nitride film and a film made of the same polycrystalline silicon film as the gate electrode wiring lower layer film.
囲のフィールド領域にフィールド酸化膜を形成し、熱酸
化によりゲート酸化膜を形成する工程と、全面に多結晶
シリコン膜を形成し、高抵抗配線を形成するための不純
物をイオン注入する工程と、全面にシリコン窒化膜を形
成し、高抵抗配線領域上に感光性樹脂を形成する工程
と、感光性樹脂をエッチングマスクに用いてシリコン窒
化膜をエッチングする工程と、感光性樹脂を除去し、全
面に高融点金属シリサイド膜を形成する工程と、ゲート
電極配線上に感光性樹脂を形成する工程と、感光性樹脂
をエッチングマスクに用いて、多結晶シリコン膜と高融
点金属シリサイド膜からなるゲート電極配線と、多結晶
シリコン膜とシリコン窒化膜とからなる高抵抗配線とを
形成し、その後、ゲート電極配線の整合した領域の半導
体基板に第２導電型の高濃度不純物層を形成する工程
と、二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成する工程とフォトエッチング技術により多層配線用
絶縁膜にコンタクト窓を形成する工程と、配線金属を形
成する工程とを有することを特徴とする半導体装置の製
造方法。2. A step of forming a field oxide film in a field region around an element region of a semiconductor substrate of the first conductivity type, a gate oxide film is formed by thermal oxidation, and a polycrystalline silicon film is formed over the entire surface. A step of ion-implanting impurities for forming the high resistance wiring, a step of forming a silicon nitride film on the entire surface and forming a photosensitive resin on the high resistance wiring area, and a step of using the photosensitive resin as an etching mask for silicon. Etching the nitride film, removing the photosensitive resin, forming a refractory metal silicide film on the entire surface, forming the photosensitive resin on the gate electrode wiring, and using the photosensitive resin as an etching mask Then, a gate electrode wiring made of a polycrystalline silicon film and a refractory metal silicide film and a high resistance wiring made of a polycrystalline silicon film and a silicon nitride film are formed. For forming a second-conductivity-type high-concentration impurity layer on a semiconductor substrate in a region where the electrode wiring is aligned, a step for forming an insulating film for a multi-layer wiring mainly composed of a silicon dioxide film, and a multi-layer wiring for a multi-layer wiring by a photoetching technique. A method of manufacturing a semiconductor device, comprising: a step of forming a contact window in an insulating film; and a step of forming a wiring metal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29525493A JPH07147403A (en) | 1993-11-25 | 1993-11-25 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29525493A JPH07147403A (en) | 1993-11-25 | 1993-11-25 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147403A true JPH07147403A (en) | 1995-06-06 |
Family
ID=17818214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29525493A Pending JPH07147403A (en) | 1993-11-25 | 1993-11-25 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147403A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235936A (en) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | Non-volatile semiconductor memory device |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
-
1993
- 1993-11-25 JP JP29525493A patent/JPH07147403A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| JP2008235936A (en) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | Non-volatile semiconductor memory device |
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