JP3192165B2 - Method for manufacturing semiconductor nonvolatile memory element - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 20
- 239000007772 electrode material Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 238000001259 photo etching Methods 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000005530 etching Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体不揮発性記憶素
子の製造方法に関し、ゲート電極の状態の安定化、メモ
リ特性の安定化、高信頼性化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device, and more particularly to a method for stabilizing a state of a gate electrode, stabilizing a memory characteristic, and improving reliability.
【０００２】[0002]
【従来の技術】一般に、不揮発性記憶素子の情報の書換
え、読み出しにはＭＯＳトランジスタが必要であり、同
一の素子領域内にＭＯＳトランジスタとメモリトランジ
スタとを形成する。この不揮発性記憶素子の製造工程に
おいて、ＭＯＳトランジスタのＭＯＳゲート電極とメモ
リトランジスタのメモリゲート電極との形成方法は、次
に記すゲート電極形成工程を行う。2. Description of the Related Art Generally, a MOS transistor is required for rewriting and reading information in a nonvolatile memory element, and a MOS transistor and a memory transistor are formed in the same element region. In the manufacturing process of the non-volatile memory element, a method of forming a MOS gate electrode of a MOS transistor and a memory gate electrode of a memory transistor includes a gate electrode forming step described below.
【０００３】従来例における不揮発性記憶素子の製造工
程を、図７〜図１０の断面図を用いて説明する。A manufacturing process of a conventional nonvolatile memory element will be described with reference to cross-sectional views of FIGS.
【０００４】まず図７に示すように、第１導電型の半導
体基板８のフィールド領域１１に、選択酸化法用いて、
フィールド酸化膜７を形成する。次に、素子領域１０の
全面にゲート酸化膜３を形成する。その後、ゲート電極
材料として第１の多結晶シリコン膜２０を形成し、さら
に第１の多結晶シリコン膜２０の抵抗を下げるために、
この第１の多結晶シリコン膜２０の全面に不純物を導入
する。First, as shown in FIG. 7, a selective oxidation method is applied to a field region 11 of a semiconductor substrate 8 of a first conductivity type.
A field oxide film 7 is formed. Next, a gate oxide film 3 is formed on the entire surface of the element region 10. Thereafter, a first polycrystalline silicon film 20 is formed as a gate electrode material, and in order to further reduce the resistance of the first polycrystalline silicon film 20,
Impurities are introduced into the entire surface of first polycrystalline silicon film 20.
【０００５】次に図８に示すように、ＭＯＳ領域１５に
感光性材料であるレジスト１３を形成し、このレジスト
１３をマスクに第１の多結晶シリコン膜２０とゲート酸
化膜３とをエッチングする、いわゆるホトエッチング技
術により第１の多結晶シリコン膜２０からなるＭＯＳゲ
ート電極１を形成する。ＭＯＳゲート電極１下のゲート
酸化膜３は、ＭＯＳトランジスタのＭＯＳ絶縁膜２４と
なる。その後、エッチングのマスクとして用いたレジス
ト１３を除去する。Next, as shown in FIG. 8, a resist 13 which is a photosensitive material is formed in the MOS region 15, and the first polycrystalline silicon film 20 and the gate oxide film 3 are etched using the resist 13 as a mask. The MOS gate electrode 1 made of the first polycrystalline silicon film 20 is formed by a so-called photo-etching technique. The gate oxide film 3 under the MOS gate electrode 1 becomes a MOS insulating film 24 of the MOS transistor. After that, the resist 13 used as an etching mask is removed.
【０００６】その後、図９に示すように、全面にメモリ
酸化膜４とナイトライド膜５とトップ酸化膜６とを順次
形成する。さらに全面に、ゲート電極材料として第２の
多結晶シリコン膜２１を形成する。このメモリ酸化膜４
とナイトライド膜５とトップ酸化膜６とが、メモリトラ
ンジスタのメモリ絶縁膜２４となる。その後、ＭＯＳゲ
ート電極１に重なる領域の第２の多結晶シリコン膜２１
上にレジスト１３を形成する。Thereafter, as shown in FIG. 9, a memory oxide film 4, a nitride film 5, and a top oxide film 6 are sequentially formed on the entire surface. Further, a second polycrystalline silicon film 21 is formed on the entire surface as a gate electrode material. This memory oxide film 4
, Nitride film 5 and top oxide film 6 form memory insulating film 24 of the memory transistor. Thereafter, the second polycrystalline silicon film 21 in a region overlapping with MOS gate electrode 1 is formed.
A resist 13 is formed thereon.
【０００７】次に図１０に示すように、ＭＯＳゲート電
極１に重なるように形成したレジスト１３をエッチング
のマスクにして、第２の多結晶シリコン膜２１をエッチ
ングして、第２の多結晶シリコン膜２１からなるメモリ
ゲート電極２を形成する。このメモリゲート電極２の形
成は、エッチング制御性の良好なドライエッチングで行
っている。Next, as shown in FIG. 10, the second polycrystalline silicon film 21 is etched by using a resist 13 formed so as to overlap the MOS gate electrode 1 as an etching mask to form a second polycrystalline silicon film. The memory gate electrode 2 made of the film 21 is formed. The formation of the memory gate electrode 2 is performed by dry etching with good etching controllability.
【０００８】次に、ＭＯＳゲート電極１とメモリゲート
電極２とをマスクにして、半導体基板８と逆導電型の不
純物を半導体基板８に導入し、ソース領域とドレイン領
域となる第２導電型の高濃度不純物層９を形成して、半
導体不揮発性記憶素子を形成する。Next, using the MOS gate electrode 1 and the memory gate electrode 2 as a mask, an impurity of a conductivity type opposite to that of the semiconductor substrate 8 is introduced into the semiconductor substrate 8 to form a second conductivity type impurity serving as a source region and a drain region. A high-concentration impurity layer 9 is formed to form a semiconductor nonvolatile memory element.
【０００９】[0009]
【発明が解決しようとする課題】この図７〜図１０を用
いて説明した従来のＭＯＳトランジスタとメモリトラン
ジスタとが混在するゲート電極の製造方法では、メモリ
ゲート電極２よりＭＯＳゲート電極１を先に形成してい
る。In the conventional method of manufacturing a gate electrode in which a MOS transistor and a memory transistor are mixed as described with reference to FIGS. 7 to 10, the MOS gate electrode 1 is provided before the memory gate electrode 2 is formed. Has formed.
【００１０】図１０に示すように、初めに形成するＭＯ
Ｓゲート電極１の段差のために、第２の多結晶シリコン
膜２１が、第１の多結晶シリコン膜２０からなるＭＯＳ
ゲート電極１上に厚く形成される。そのため第２の多結
晶シリコン膜２１からなるメモリゲート電極２をドライ
エッチングにて形成する際、ＭＯＳゲート電極１のメモ
リゲート電極２を形成した反対側の側壁に残渣３１を生
じる。[0010] As shown in FIG.
Due to the step of the S gate electrode 1, the second polycrystalline silicon film 21 is formed of a MOS made of the first polycrystalline silicon film 20.
It is formed thick on the gate electrode 1. Therefore, when the memory gate electrode 2 made of the second polycrystalline silicon film 21 is formed by dry etching, a residue 31 is generated on the side wall of the MOS gate electrode 1 opposite to the side on which the memory gate electrode 2 is formed.
【００１１】この残渣３１は、第２導電型の高濃度不純
物層９を半導体基板８に形成するときの不純物導入に対
するマスクとなる。このため、ＭＯＳゲート電極１の側
壁に形成された残渣３１の下の領域の半導体基板８に
は、不純物は導入されない。この結果、残渣３１の下の
領域は、第１導電型である半導体基板８の不純物濃度は
変化せず、半導体基板８のままの不純物濃度で、寄生抵
抗領域３２を生じる。The residue 31 serves as a mask for impurity introduction when the second conductivity type high concentration impurity layer 9 is formed on the semiconductor substrate 8. Therefore, no impurity is introduced into the semiconductor substrate 8 in a region below the residue 31 formed on the side wall of the MOS gate electrode 1. As a result, in the region below the residue 31, the impurity concentration of the semiconductor substrate 8 of the first conductivity type does not change, and the parasitic resistance region 32 is generated with the impurity concentration of the semiconductor substrate 8 as it is.
【００１２】さらに、図９を用いて説明したメモリ絶縁
膜２３の形成工程において、半導体基板８を酸化処理し
て形成するメモリ酸化膜４と、化学気相成長法（以下Ｃ
ＶＤ法と記す）で形成するナイトライド膜５と、このナ
イトライド膜５を酸化処理して形成するトップ酸化膜６
とからなるメモリ絶縁膜２３を、ＭＯＳゲート電極１上
部に形成している。このため、このメモリ絶縁膜２３の
形成工程の熱履歴により、ＭＯＳゲート電極１中の不純
物が、ＭＯＳ絶縁膜２４であるゲート酸化膜３中を拡散
し、ＭＯＳトランジスタ特性を劣化させる。Further, in the process of forming the memory insulating film 23 described with reference to FIG. 9, a memory oxide film 4 formed by oxidizing the semiconductor substrate 8 and a chemical vapor deposition (hereinafter referred to as C
A nitride film 5 formed by the VD method) and a top oxide film 6 formed by oxidizing the nitride film 5.
Is formed on the MOS gate electrode 1. Therefore, due to the thermal history of the process of forming the memory insulating film 23, impurities in the MOS gate electrode 1 diffuse in the gate oxide film 3, which is the MOS insulating film 24, and deteriorate MOS transistor characteristics.
【００１３】さらに、ゲート電極材料としての第１の多
結晶シリコン膜２０と第２の多結晶シリコン膜２１との
多結晶シリコン膜を形成する工程数が２回ある。このた
め、多結晶シリコン膜をＣＶＤ法にて形成するときに発
生するパーティクルによる、配線ショートの欠陥発生数
が多くなり、歩留りに対しても不利であるという課題を
生じる。Further, there are two steps for forming a polycrystalline silicon film of the first polycrystalline silicon film 20 and the second polycrystalline silicon film 21 as a gate electrode material. For this reason, the number of defects caused by short-circuiting of wiring due to particles generated when the polycrystalline silicon film is formed by the CVD method increases, which is disadvantageous in terms of yield.
【００１４】本発明の目的は、上記課題を解決して、メ
モリゲート電極の形成工程におけるＭＯＳゲート電極側
壁に形成される残渣発生を抑えた半導体不揮発性記憶素
子の製造方法を提供することである。An object of the present invention is to solve the above problems and to provide a method of manufacturing a semiconductor nonvolatile memory element in which generation of residues formed on a side wall of a MOS gate electrode in a step of forming a memory gate electrode is suppressed. .
【００１５】[0015]
【課題を解決するための手段】上記目的を達成するため
本発明は、下記記載の半導体不揮発性記憶素子の製造方
法を採用する。In order to achieve the above object, the present invention employs the following method for manufacturing a nonvolatile semiconductor memory device.
【００１６】本発明の半導体不揮発性記憶素子の製造方
法は、第１導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、この素子領域
にゲート酸化膜を形成する工程と、ホトエッチング技術
によりメモリ素子領域のゲート酸化膜を除去する工程
と、メモリ酸化膜とナイトライド膜とトップ酸化膜とを
順次形成する工程と、ホトエッチング技術により、メモ
リ素子領域にトップ酸化膜を形成する工程と、全面にゲ
ート電極材料を形成する工程と、ホトエッチング技術に
よりＭＯＳ領域にゲート電極材料からなるＭＯＳゲート
電極とメモリ素子領域にゲート電極材料からなるメモリ
ゲート電極とを形成する工程と、ＭＯＳゲート電極とメ
モリゲート電極との整合した領域の素子領域に高濃度不
純物層を形成する工程と、二酸化シリコン膜を主体とす
る多層配線用絶縁膜を形成する工程と、ホトエッチング
技術によりこの多層配線用絶縁膜にコンタクト窓を形成
する工程と、配線金属を形成する工程とを有する。According to the method of manufacturing a semiconductor nonvolatile memory device of the present invention, a step of forming a field oxide film in a field region around a device region of a semiconductor substrate of a first conductivity type and forming a gate oxide film in the device region Removing the gate oxide film in the memory element region by photo-etching technology; forming a memory oxide film, a nitride film and a top oxide film in sequence by photo-etching technology; Forming a gate electrode material on the entire surface; forming a MOS gate electrode made of a gate electrode material in a MOS region and a memory gate electrode made of a gate electrode material in a memory element region by a photoetching technique. Forming a high-concentration impurity layer in an element region in a region where a MOS gate electrode and a memory gate electrode are aligned. When, and a step of forming an insulating film for multilayer wiring mainly made of silicon dioxide film, forming a contact window in the multilayer wiring insulating film by photoetching techniques, and forming a wiring metal.
【００１７】[0017]
【実施例】以下図面を用いて本発明の実施例を説明す
る。まず、図１の断面図を用いて本発明における半導体
不揮発性記憶素子の構造を説明する。Embodiments of the present invention will be described below with reference to the drawings. First, the structure of the semiconductor nonvolatile memory element according to the present invention will be described with reference to the sectional view of FIG.
【００１８】ＭＯＳ絶縁膜２４上に形成するＭＯＳゲー
ト電極１と、メモリ絶縁膜２３上に形成するメモリゲー
ト電極２との間の半導体基板８に高濃度不純物層９を設
け、ＭＯＳゲート電極１とメモリゲート電極２との重な
りをなくす。A high-concentration impurity layer 9 is provided on the semiconductor substrate 8 between the MOS gate electrode 1 formed on the MOS insulating film 24 and the memory gate electrode 2 formed on the memory insulating film 23. The overlap with the memory gate electrode 2 is eliminated.
【００１９】このメモリ絶縁膜２３はメモリ酸化膜４と
ナイトライド膜５とトップ酸化膜６とで構成し、ＭＯＳ
絶縁膜２４はゲート酸化膜３とナイトライド膜５とで構
成する。さらに、メモリ酸化膜２３の一部を構成するナ
イトライド膜５と、ＭＯＳ絶縁膜２４の一部を構成する
ナイトライド膜５とは、同一の膜厚で構成する。The memory insulating film 23 comprises a memory oxide film 4, a nitride film 5, and a top oxide film 6,
The insulating film 24 includes the gate oxide film 3 and the nitride film 5. Further, the nitride film 5 forming a part of the memory oxide film 23 and the nitride film 5 forming a part of the MOS insulating film 24 have the same thickness.
【００２０】次に、この図１を用いて説明した本発明の
半導体不揮発性記憶装置の構造を形成するための製造方
法を説明する。図２〜図６は、本発明の不揮発性記憶素
子の構造を製造するための製造方法を工程順に示す断面
図である。Next, a manufacturing method for forming the structure of the semiconductor nonvolatile memory device of the present invention described with reference to FIG. 1 will be described. 2 to 6 are cross-sectional views illustrating a manufacturing method for manufacturing the structure of the nonvolatile memory element according to the present invention in the order of steps.
【００２１】まず、図２に示すように、導電型がＰ型の
半導体基板８の素子領域１０の周囲のフィールド領域１
１に、窒化シリコン膜などの耐酸化膜をマスクにして酸
化する、いわゆる選択酸化処理により、フィールド酸化
膜７を７００ｎｍの厚さで形成する。次に、酸素と窒素
との混合気体中で酸化処理を行い、厚さ３０ｎｍ程度の
二酸化シリコン膜からなるゲート酸化膜３を素子領域１
０の全面に形成する。First, as shown in FIG. 2, a field region 1 around an element region 10 of a semiconductor substrate 8 having a conductivity type of P-type.
First, a field oxide film 7 having a thickness of 700 nm is formed by a so-called selective oxidation process in which oxidation is performed using an oxidation-resistant film such as a silicon nitride film as a mask. Next, an oxidation process is performed in a mixed gas of oxygen and nitrogen to form a gate oxide film 3 made of a silicon dioxide film having a thickness of about 30 nm in the element region 1.
0 is formed on the entire surface.
【００２２】次に、全面に感光性材料であるレジスト１
３を形成し、所定のフォトマスクを用いて露光、および
現像処理を行い、メモリゲート電極を形成する領域であ
るメモリ素子領域１２上のレジスト１３に開口を形成す
る。その後、このレジスト１３をマスクとしてゲート酸
化膜３をエッチングして、メモリ素子領域１２のゲート
酸化膜３を除去する。その後、エッチングのマスクとし
て用いたレジスト１３を除去する。Next, a resist 1 made of a photosensitive material is formed on the entire surface.
3 is formed, exposure and development are performed using a predetermined photomask, and an opening is formed in the resist 13 on the memory element region 12 where the memory gate electrode is to be formed. Thereafter, the gate oxide film 3 is etched using the resist 13 as a mask to remove the gate oxide film 3 in the memory element region 12. After that, the resist 13 used as an etching mask is removed.
【００２３】次に図３に示すように、酸素と窒素との混
合気体中で酸化処理を行い、２ｎｍ程度の厚さを有する
二酸化シリコン膜からなるメモリ酸化膜４を、ゲート酸
化膜３の開口内のメモリ素子領域１２に形成する。次に
このメモリ酸化膜４上を含む全面にＣＶＤ法によって、
窒化シリコン膜からなるナイトライド膜５を９ｎｍ程度
の厚さで形成する。さらに酸化雰囲気中で酸化処理を行
い、ナイトライド膜５を酸化して、このナイトライド膜
５上に二酸化シリコン膜からなるトップ酸化膜６を形成
する。このメモリ酸化膜４とナイトライド膜５とトップ
酸化膜６とで、メモリトランジスタのメモリ絶縁膜２３
を構成する。Next, as shown in FIG. 3, an oxidation process is performed in a mixed gas of oxygen and nitrogen, and a memory oxide film 4 made of a silicon dioxide film having a thickness of about 2 nm is formed in the opening of the gate oxide film 3. Formed in the memory element region 12 in the inside. Next, the entire surface including the memory oxide film 4 is formed by CVD.
A nitride film 5 made of a silicon nitride film is formed with a thickness of about 9 nm. Further, an oxidation treatment is performed in an oxidizing atmosphere to oxidize the nitride film 5 to form a top oxide film 6 made of a silicon dioxide film on the nitride film 5. The memory oxide film 4, the nitride film 5, and the top oxide film 6 form the memory insulating film 23 of the memory transistor.
Is configured.
【００２４】次に、全面にレジスト１３を形成し、所定
のフォトマスクを用いて露光、および現像処理を行い、
メモリゲート電極を形成するメモリ素子領域１２上にレ
ジスト１３を形成する。その後、このレジスト１３をエ
ッチングのマスクとして、トップ酸化膜６をフッ酸緩衝
液によりエッチングする。これにより、ゲート酸化膜３
とナイトライド膜５とからなるＭＯＳトランジスタのＭ
ＯＳ絶縁膜２４を形成する。したがって、ＭＯＳ絶縁膜
２４の一部を構成するナイトライド膜５と、メモリ絶縁
膜２３の一部を構成するナイトライド膜５とは、同一の
膜厚となるNext, a resist 13 is formed on the entire surface, and is exposed and developed using a predetermined photomask.
A resist 13 is formed on a memory element region 12 where a memory gate electrode is to be formed. Thereafter, using the resist 13 as an etching mask, the top oxide film 6 is etched with a hydrofluoric acid buffer. Thereby, the gate oxide film 3
Of a MOS transistor composed of
An OS insulating film 24 is formed. Therefore, the nitride film 5 forming a part of the MOS insulating film 24 and the nitride film 5 forming a part of the memory insulating film 23 have the same thickness.
【００２５】次に図４に示すように、ゲート電極材料１
４として、モノシランを反応ガスとするＣＶＤ法によっ
て、多結晶シリコン膜を４００ｎｍ程度の厚さで全面に
形成する。その後、全面にレジスト１３を形成して、所
定のフォトマスクを用いて露光、および現像処理を行
い、メモリゲート電極２を形成する領域であるメモリ素
子領域１２と、ＭＯＳゲート電極１を形成する領域であ
るＭＯＳ領域１５とにレジスト１３を形成する。Next, as shown in FIG.
As No. 4, a polycrystalline silicon film having a thickness of about 400 nm is formed on the entire surface by a CVD method using monosilane as a reaction gas. Thereafter, a resist 13 is formed on the entire surface, and exposure and development are performed using a predetermined photomask, and a memory element region 12 for forming the memory gate electrode 2 and a region for forming the MOS gate electrode 1 are formed. Then, a resist 13 is formed on the MOS region 15 as shown in FIG.
【００２６】その後、図５に示すように、このレジスト
１３をエッチングのマスクとして、ゲート電極材料１４
である多結晶シリコン膜を、六弗化硫黄と酸素との混合
気体をエッチングガスとして用いるドライエッチングに
よりエッチングする。この結果、ゲート酸化膜３とナイ
トライド膜５とからなるＭＯＳ絶縁膜２４上にＭＯＳゲ
ート電極１と、メモリ酸化膜４とナイトライド膜５とト
ップ酸化膜６とからなるメモリ絶縁膜２３上にメモリゲ
ート電極２とを同時に形成する。Then, as shown in FIG. 5, the resist 13 is used as an etching mask to form a gate electrode material 14.
Is etched by dry etching using a mixed gas of sulfur hexafluoride and oxygen as an etching gas. As a result, the MOS gate electrode 1 is formed on the MOS insulating film 24 composed of the gate oxide film 3 and the nitride film 5, and the memory insulating film 23 composed of the memory oxide film 4, the nitride film 5 and the top oxide film 6 is formed. The memory gate electrode 2 is formed at the same time.
【００２７】次に、ＭＯＳゲート電極１とメモリゲート
電極２とをイオン注入のマスクとして用いて、半導体基
板８と逆導電型のＮ型の不純物であるリンを加速エネル
ギー５０ｋｅＶ、イオン注入量３．５×１０15ａｔｏｍ
ｓ／ｃｍ2程度のイオン注入量でイオン注入する。この
結果、第２導電型のソース領域およびドレイン領域とし
て、ＭＯＳゲート電極１とメモリゲート電極２との間
と、メモリゲート電極２とフィールド酸化膜７との間
と、ＭＯＳゲート電極１とフィールド酸化膜７との間と
の領域の半導体基板８に高濃度不純物層９を形成する。Next, using the MOS gate electrode 1 and the memory gate electrode 2 as a mask for ion implantation, phosphorus, which is an N-type impurity of the opposite conductivity type to the semiconductor substrate 8, is accelerated at an energy of 50 keV and an ion implantation amount of 3. 5 × 10 15 atom
Ion implantation is performed at an ion implantation amount of about s / cm 2 . As a result, the source and drain regions of the second conductivity type are provided between the MOS gate electrode 1 and the memory gate electrode 2, between the memory gate electrode 2 and the field oxide film 7, and between the MOS gate electrode 1 and the field oxide film. A high-concentration impurity layer 9 is formed on the semiconductor substrate 8 in a region between the high-concentration impurity layer 9 and the film 7.
【００２８】次に図６に示すように、二酸化シリコン膜
を主体とする多層配線用絶縁膜１６を形成する。ＭＯＳ
ゲート電極１とメモリゲート電極２とを同一のゲート電
極材料１４により形成しているため、この多層配線用絶
縁膜１６は、ＭＯＳゲート電極１上の膜厚と、メモリゲ
ート電極２上の膜厚とが同じ膜厚に形成できる。Next, as shown in FIG. 6, an insulating film 16 for multi-layer wiring mainly composed of a silicon dioxide film is formed. MOS
Since the gate electrode 1 and the memory gate electrode 2 are formed of the same gate electrode material 14, the insulating film 16 for the multilayer wiring has a thickness on the MOS gate electrode 1 and a thickness on the memory gate electrode 2. Can be formed in the same film thickness.
【００２９】その後、ホトエッチング技術を用いて、多
層配線用絶縁膜１６にコンタクト窓１７を形成し、さら
に、配線金属１８としてアルミニウムを形成することに
よって不揮発性記憶素子を得る。Thereafter, a contact window 17 is formed in the insulating film 16 for multi-layer wiring by using a photo-etching technique, and aluminum is formed as a wiring metal 18 to obtain a nonvolatile memory element.
【００３０】以上、ゲート電極材料１４として多結晶シ
リコン膜を用いる例で説明したが、ゲート電極材料とし
ては、高融点金属膜や、多結晶シリコン膜と高融点金属
膜との積層膜や、多結晶シリコン膜と高融点金属膜との
合金膜も使用可能である。In the above, an example in which a polycrystalline silicon film is used as the gate electrode material 14 has been described. Examples of the gate electrode material include a high melting point metal film, a laminated film of a polycrystalline silicon film and a high melting point metal film, and a polycrystalline silicon film. An alloy film of a crystalline silicon film and a high melting point metal film can also be used.
【００３１】[0031]
【発明の効果】以上の説明で明らかなように、本発明の
半導体不揮発性記憶素子の製造方法においては、ＭＯＳ
ゲート電極とメモリゲート電極との重なりをもたないの
で、同一の素子領域内にＭＯＳゲート電極とメモリゲー
ト電極とを同時に形成することができる。このため、ゲ
ート電極材料である多結晶シリコン膜のエッチングのと
き、エッチングの相互作用がなく、従来のように、メモ
リゲート電極形成時に、ゲート電極材料である多結晶シ
リコン膜の残渣が、ＭＯＳゲート電極の側壁に生じるこ
とはない。この結果、寄生抵抗領域は形成されることが
ない。As is apparent from the above description, in the method of manufacturing a semiconductor nonvolatile memory element according to the present invention, the MOS
Since there is no overlap between the gate electrode and the memory gate electrode, the MOS gate electrode and the memory gate electrode can be formed simultaneously in the same element region. Therefore, there is no etching interaction when etching the polycrystalline silicon film as the gate electrode material, and the residue of the polycrystalline silicon film as the gate electrode material is removed at the time of forming the memory gate electrode as in the related art. It does not occur on the side walls of the electrodes. As a result, no parasitic resistance region is formed.
【００３２】さらに、ＭＯＳゲート電極とメモリゲート
電極とを同時に形成しており、メモリゲート電極とＭＯ
Ｓゲート電極とに対する熱履歴が同じである。このた
め、従来のように、ＭＯＳゲート電極中の不純物がＭＯ
Ｓ絶縁膜のゲート酸化膜中に拡散することはない。さら
に、ＭＯＳゲート電極のＭＯＳ絶縁膜が、緻密性の高い
窒化シリコン膜からなるナイトライド膜と、二酸化シリ
コン膜からなるゲート酸化膜とから構成している。この
ため、従来より高信頼性を有するＭＯＳトランジスタ特
性が得られる。Further, a MOS gate electrode and a memory gate electrode are simultaneously formed, and the memory gate electrode and the MO gate electrode are formed.
The thermal history for the S gate electrode is the same. Therefore, as in the conventional case, the impurity in the MOS gate electrode is
It does not diffuse into the gate oxide film of the S insulating film. Further, the MOS insulating film of the MOS gate electrode includes a nitride film made of a highly dense silicon nitride film and a gate oxide film made of a silicon dioxide film. For this reason, MOS transistor characteristics having higher reliability than before can be obtained.
【００３３】また、さらにＭＯＳゲート電極とメモリゲ
ート電極との重なりがなく、それぞれのＭＯＳゲート電
極とメモリゲート電極とを、同一のゲート電極材料で構
成している。そのうえ、ＭＯＳゲート電極とメモリゲー
ト電極に対する熱履歴が同じであるため、多層配線用絶
縁膜に形成するコンタクト窓の形成が容易である。Further, there is no overlap between the MOS gate electrode and the memory gate electrode, and each of the MOS gate electrode and the memory gate electrode is made of the same gate electrode material. In addition, since the thermal histories for the MOS gate electrode and the memory gate electrode are the same, it is easy to form a contact window formed in the insulating film for multilayer wiring.
【００３４】さらに、ゲート電極材料の形成は１回であ
るため、ゲート電極材料である多結晶シリコン膜を形成
するときに発生するパーティクルに起因する欠陥発生数
を低減できる。Further, since the gate electrode material is formed only once, the number of defects caused by particles generated when forming the polycrystalline silicon film as the gate electrode material can be reduced.
【００３５】以上の結果、本発明においては、形成工程
が簡単で、そのうえ信頼性の高い安定したメモリ特性を
有する不揮発性記憶素子が得られる。As a result, according to the present invention, a nonvolatile memory element which has a simple formation process, and has high reliability and stable memory characteristics can be obtained.
【図１】本発明の実施例における半導体不揮発性記憶素
子の構造を示す断面図である。FIG. 1 is a sectional view showing a structure of a semiconductor nonvolatile memory element according to an embodiment of the present invention.
【図２】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。FIG. 2 is a sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element according to an embodiment of the present invention.
【図３】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。FIG. 3 is a cross-sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element according to an embodiment of the present invention.
【図４】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。FIG. 4 is a sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element according to an embodiment of the present invention.
【図５】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。FIG. 5 is a sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element according to an embodiment of the present invention.
【図６】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。FIG. 6 is a sectional view illustrating the method for manufacturing the semiconductor nonvolatile memory element according to the embodiment of the present invention.
【図７】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。FIG. 7 is a cross-sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element in a conventional example.
【図８】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。FIG. 8 is a cross-sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element in a conventional example.
【図９】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。FIG. 9 is a cross-sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element in a conventional example.
【図１０】従来例における半導体不揮発性記憶素子の製
造方法を示す断面図である。FIG. 10 is a sectional view illustrating a method for manufacturing a semiconductor nonvolatile memory element in a conventional example.
１ ＭＯＳゲート電極 ２ メモリゲート電極 ３ ゲート酸化膜 ４ メモリ酸化膜 ５ ナイトライド膜 ６ トップ酸化膜 ８ 半導体基板 ９ 高濃度不純物層 １０ 素子領域 １１ フィールド領域 １２ メモリ素子領域 １４ ゲート電極材料 １５ ＭＯＳ領域 ２３ メモリ絶縁膜 ２４ ＭＯＳ絶縁膜 ３１ 残渣 DESCRIPTION OF SYMBOLS 1 MOS gate electrode 2 Memory gate electrode 3 Gate oxide film 4 Memory oxide film 5 Nitride film 6 Top oxide film 8 Semiconductor substrate 9 High concentration impurity layer 10 Element region 11 Field region 12 Memory element region 14 Gate electrode material 15 MOS region 23 Memory insulating film 24 MOS insulating film 31 residue
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/768 H01L 27/115 H01L 29/788 H01L 29/792 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8247 H01L 21/768 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
囲のフィールド領域にフィールド酸化膜を形成し、前記
素子領域にゲート酸化膜を形成し、ホトエッチング技術
によりメモリ素子領域の前記ゲート酸化膜を除去する工
程と、 メモリ酸化膜とナイトライド膜とトップ酸化膜とを順次
形成する工程と、 ホトエッチング技術により、前記メモリ素子領域に該ト
ップ酸化膜を形成する工程と、 全面にゲート電極材料を形成する工程と、 ホトエッチング技術によりＭＯＳ領域に該ゲート電極材
料からなるＭＯＳゲート電極と、前記メモリ素子領域に
前記ゲート電極材料からなるメモリゲート電極とを形成
する工程と、 前記ＭＯＳゲート電極と前記メモリゲート電極との整合
した領域の前記素子領域に高濃度不純物層を形成する工
程と、 二酸化シリコン膜を主体とする多層配線用絶縁膜を形成
する工程と、 ホトエッチング技術により該多層配線用絶縁膜にコンタ
クト窓を形成する工程と、 配線金属を形成する工程とを有することを特徴とする半
導体不揮発性記憶素子の製造方法。1. A field oxide film is formed in a field region around a device region of a semiconductor substrate of a first conductivity type, a gate oxide film is formed in the device region, and the gate oxide film in a memory device region is formed by a photo-etching technique. Removing the film; sequentially forming a memory oxide film, a nitride film and a top oxide film; forming the top oxide film in the memory element region by a photo-etching technique; A step of forming a material; a step of forming a MOS gate electrode made of the gate electrode material in a MOS region by a photo-etching technique; and a step of forming a memory gate electrode made of the gate electrode material in the memory element region. Forming a high-concentration impurity layer in the element region in a region aligned with the memory gate electrode; A step of forming an insulating film for multilayer wiring mainly composed of a recon film, a step of forming a contact window in the insulating film for multilayer wiring by photoetching technology, and a step of forming a wiring metal. A method for manufacturing a semiconductor nonvolatile memory element.
Priority Applications (1)
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Publications (2)
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| JPH04343477A JPH04343477A (en) | 1992-11-30 |
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