JP3058981B2 - Manufacturing method of a transistor - Google Patents

Manufacturing method of a transistor

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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、高耐圧動作をするトランジスタの製造方法、特にオフセット型MOSトランジスタの製造方法に関する。 The present invention relates to a method of manufacturing a transistor for a high breakdown voltage operation, and more particularly to a method of preparation of offset type MOS transistors.

【0002】 [0002]

【従来の技術】従来のこの種の半導体装置の製造工程を図4を用いて説明する。 The manufacturing process of a conventional this type of semiconductor device will be described with reference to FIG.

【0003】まず、図4(A)に示すように、P型シリコン基板(以下、Si基板と言う)401上に、酸化シリコン膜(以下、SiO 2膜と言う)403、窒化シリコン膜(以下、Si 34膜と言う)405を順次形成する。 [0003] First, as shown in FIG. 4 (A), P-type silicon substrate on (or less, Si substrate say) 401, a silicon oxide film (hereinafter, referred to as SiO 2 film) 403, a silicon nitride film (hereinafter , it says the Si 3 N 4 film) 405 is sequentially formed. その後、このSiO 膜403及びSi 4 Thereafter, the SiO 2 film 403 and Si 3 N 4
膜405をパターニングし、パターニングされたSiO The film 405 is patterned, the patterned SiO
2膜403、Si 34膜405をマスクにして、Si 2 film 403, Si 3 N 4 film 405 as a mask, Si
基板401内にN型不純物層407を形成する。 Forming an N-type impurity layer 407 into the substrate 401.

【0004】次に、図4(B)に示すように、水蒸気雰囲気中での熱酸化により、フィールド酸化膜409を形成する。 [0004] Next, as shown in FIG. 4 (B), by thermal oxidation in a steam atmosphere to form a field oxide film 409. この時、N型不純物層407は活性化され、オフセット拡散層411が形成される。 In this case, N-type impurity layer 407 is activated, the offset diffusion layer 411 is formed. また、フィールド酸化膜409端部(図中、Xで示す)には、バーズビークと呼ばれる酸化膜の横方向への延びが発生する。 Moreover, the field oxide film 409 ends (in the figure, indicated by X) to extend in the lateral direction of the oxide film called bird's beak occurs.

【0005】次に、図4(C)に示すように、Si 3 [0005] Next, as shown in FIG. 4 (C), Si 3 N
4膜405、SiO 2膜403を順次除去した後、熱酸化法によりゲート酸化膜413を形成し、その上にCV 4 film 405, were sequentially removed SiO 2 film 403, a gate oxide film 413 by thermal oxidation, CV thereon
D法により、ゲート電極415を形成し、パターニングする。 By Method D, to form a gate electrode 415 is patterned. このパターニングされたゲート酸化膜413とゲート電極415をマスクにして、Si基板401内にN The patterned gate oxide film 413 and the gate electrode 415 as a mask, N in the Si substrate 401
型不純物を打ち込み、ソース拡散層417及びドレイン拡散層419を形成する。 Implanted impurity to form a source diffusion layer 417 and drain diffusion layer 419.

【0006】次に、図4(D)に示すように、中間絶縁膜421を形成し、コンタクトホール423を開孔後、 [0006] Next, as shown in FIG. 4 (D), to form an intermediate insulating film 421, after the contact holes 423,
配線金属425を蒸着し、パターニングすると、オフセット型MOSトランジスタが形成される。 The interconnect metal 425 is deposited and patterned, offset type MOS transistor is formed.

【0007】 [0007]

【発明が解決しようとする課題】以上述べた半導体装置の製造方法により得られた半導体装置では、トランジスタの動作時に荷電子は、ソース拡散層側からゲート電極下のチャネル部、そしてオフセット拡散層を通りドレイン拡散層側に流れる。 In the semiconductor device obtained by the manufacturing method of the semiconductor device described above [0008] is the valence during operation of the transistor, the channel portion under the gate electrode from the source diffusion layer side, and the offset diffusion layer as flowing to the drain diffusion layer side. しかし、ドレイン拡散層とオフセット拡散層の接触部分(図4にYで示す)の抵抗が大きく、コンダクタンス(以下、gmと言う)が低下する。 However, the resistance of the contact portion of the drain diffusion layer and the offset diffusion layer (4 indicated by Y) is large, the conductance (hereinafter, referred to as gm) is lowered.
このgmの低下の解決手段として、オフセット拡散層の濃度や深さを変えることが考えられるが、これは素子特性が変化するばかりか、ゲート酸化膜下にまでもオフセット拡散層が拡散してしまい、実効ゲート長が短くなり素子の縮小の妨げとなる。 As means for solving this reduction in gm, it is conceivable to vary the density and depth of the offset diffusion layer, which not only a change in device characteristics, even under the gate oxide film will be diffused offset diffusion layer , effective gate length hinders the reduction of the short become elements.

【0008】 [0008]

【課題を解決するための手段】本発明は、前述した課題を解決するために、オフセット拡散層をドレイン拡散層側に延在させ、接合部を大きく形成したものである。 Means for Solving the Problems The present invention, in order to solve the aforementioned problems, by extending the offset diffusion layer in the drain diffusion layer side, is made larger form the joint.

【0009】 [0009]

【作用】オフセット拡散層とドレイン拡散層の接合部を大きく形成することにより、gmが向上し、高耐圧のトランジスタを得ることができる。 By forming a large joint of the action offset diffusion layer and the drain diffusion layer, to improve gm is, it is possible to obtain a high withstand voltage transistors.

【0010】また、高電圧印加時には強電界が緩和され基板電流の発生が抑制される。 Further, the occurrence of the relaxation of high electric field substrate current during high voltage application can be suppressed.

【0011】 [0011]

【実施例】本発明の第1の実施例を図1を用いて説明する。 The first embodiment of the embodiment of the present invention will be described with reference to FIG.

【0012】まず、図1(A)に示すように、基板濃度1×10 16 cm -3のボロンを含んだP型Si基板101 [0012] First, as shown in FIG. 1 (A), P-type Si substrate 101 containing boron of the substrate concentration of 1 × 10 16 cm -3
上に熱酸化により、500Å厚のSiO 2膜103を形成し、その上にCVD法によりSi 34膜105を形成し、ホトリソエッチングでパターニングする。 By thermal oxidation on, to form an SiO 2 film 103 of 500Å thick, the the Si 3 N 4 film 105 is formed by CVD thereon and patterned by photolithographic etching. その後、SiO 2膜103及びSi 34膜105をマスクにして、公知のイオン打ち込み技術によって、リンを5 Then the SiO 2 film 103 and Si 3 N 4 film 105 as a mask, by a well-known ion implantation techniques, phosphorus 5
×10 12 ions/cm 2のドーズ量でSi基板101 Si substrate 101 at a dose of × 10 12 ions / cm 2
に打ち込み、N型不純物層107を形成する。 The implantation, to form an N-type impurity layer 107. この時、 At this time,
適当な加速エネルギーを用いることにより、Si 34 By using an appropriate acceleration energy, Si 3 N 4
膜を残存させている部分にはリンは導入されない。 The part that is left of the membrane phospholipids is not introduced.

【0013】次に、図1(B)に示すように、水蒸気雰囲気中で、1000℃、400分の熱処理により、10 [0013] Next, as shown in FIG. 1 (B), in a steam atmosphere, 1000 ° C., by heat treatment at 400 minutes, 10
000Åのフィールド酸化膜109を形成する。 A field oxide film 109 000A. この場合、フィールド酸化膜109の端部のバーズビークはS In this case, the bird's beak of the end of the field oxide film 109 S
34膜105のエッヂより、約0.8μm延在している。 from edge of i 3 N 4 film 105, and Mashimashi about 0.8μm extension. また、フィールド酸化膜109下に同時に形成されるオフセット拡散層111は垂直方向に1.0μm、 Further, the offset diffusion layer 111 is simultaneously formed under the field oxide film 109 1.0 .mu.m in the vertical direction,
横方向に0.8μm程度拡散されるため、バーズビークのエッヂ部とオフセット拡散層のエッヂ部は、ほぼ同じ位置に形成される。 For laterally is 0.8μm about spreading, edge portions of the edge portion and the offset diffusion layer of the bird's beak is formed in substantially the same position.

【0014】次に、図1(C)に示すように、Si 3 [0014] Next, as shown in FIG. 1 (C), Si 3 N
4膜105、SiO 2膜103を順次除去した後、ホトレジスト113を用いて、公知のホトリソエッチングで、後にドレイン拡散層を形成する領域のバーズビーク部115を0.4μm程度除去する。 4 film 105, after sequentially removed SiO 2 film 103, using the photoresist 113, a known photolithoetching, a bird's beak portion 115 of the region forming the drain diffusion layer is removed about 0.4μm after.

【0015】次に、図1(D)に示すように、熱酸化法によりゲート酸化膜117を形成し、その上にCVD法によりゲート電極119を形成しパターニングする。 [0015] Next, as shown in FIG. 1 (D), to form a gate oxide film 117 by thermal oxidation, patterning to form a gate electrode 119 by CVD thereon. このパターニングされたゲート酸化膜117とゲート電極119をマスクにして、公知のイオン打ち込み技術によって、ヒ素As +を1.0×10 16 ions/cm 2のドーズ量でSi基板101に打ち込んだ後、1000℃ After the patterned gate oxide film 117 and the gate electrode 119 as a mask, by a well-known ion implantation techniques, implanted in the Si substrate 101 in a dose of arsenic As + 1.0 × 10 16 ions / cm 2, 1000 ℃
で30分のアニールを行い、深さ0.5μm程度のソース拡散層121及びドレイン拡散層123を形成する。 In for 30 minutes of annealing, to form a source diffusion layer 121 and drain diffusion layer 123 having a depth of about 0.5 [mu] m.
この時、ドレイン拡散層123は横方向に0.4μm程度拡散されるのでオフセット拡散層111とドレイン拡散層123の接合部分は約0.8μmとなる。 In this case, the joint portion of the offset diffusion layer 111 and the drain diffusion layer 123 because the drain diffusion layer 123 is 0.4μm about lateral diffusion is about 0.8 [mu] m.

【0016】次に、図1(E)に示すように、中間絶縁膜125を形成し、コンタクトホール127を開孔後、 [0016] Next, as shown in FIG. 1 (E), to form an intermediate insulating film 125, after the contact holes 127,
配線金属129を形成するとオフセット型MOSトランジスタが完成する。 Offset type MOS transistor is completed by forming a wiring metal 129.

【0017】次に、本発明の第2の実施例を図2を用いて説明する。 Next, a second embodiment of the present invention will be described with reference to FIG.

【0018】まず、図2(A)に示すように、基板濃度1×10 16 cm -3のボロンを含んだP型Si基板201 [0018] First, as shown in FIG. 2 (A), P-type Si substrate 201 containing boron of the substrate concentration of 1 × 10 16 cm -3
上に熱酸化により、500Å厚の第1のSiO 2膜20 By thermal oxidation on the first SiO 2 film 20 of 500Å thickness
3を形成し、ホトリソエッチングでパターニングする。 3 is formed, and patterned by photolithographic etching.

【0019】次に、図2(B)に示すように、熱酸化により300Å厚の第2のSiO 2膜205を形成した後、CVD法により2000Å厚のSi 34膜207 Next, FIG. 2 (B), the after forming the second SiO 2 film 205 of 300Å thickness by thermal oxidation, Si 3 N 4 film 207 2000Å thick by a CVD method
を形成し、ホトリソエッチングによりパターニングする。 It is formed and is patterned by photolithographic etching.

【0020】次に、図2(C)に示すように、Si 3 Next, as shown in FIG. 2 (C), Si 3 N
4膜207をマスクにして第1のSiO 2膜205及び第2のSiO 2膜207を除去した後、公知のイオン打ち込み技術によって、リンを5×10 12 ions/cm After to the 4 film 207 as a mask to remove the first SiO 2 film 205 and second SiO 2 film 207 by a known ion implantation techniques, phosphorous 5 × 10 12 ions / cm
2のドーズ量でSi基板201に打ち込みN型不純物層209を形成する。 Forming an N-type impurity layer 209 implanted in the Si substrate 201 in the second dose.

【0021】次に、図2(D)に示すように、水蒸気雰囲気中で熱処理を行い、10000Åのフィールド酸化膜211を形成する。 Next, as shown in FIG. 2 (D), followed by heat treatment in a water vapor atmosphere to form a field oxide film 211 of 10000 Å. この時、後にドレイン拡散層が形成される側のバーズビークは0.4μmであり、後にゲート電極が形成される側のバーズビークは0.8μmであった。 In this case, after the bird's beak on the side where the drain diffusion layer is formed on a 0.4 .mu.m, the gate electrode bird's beak of the side to be formed was 0.8μm after. 従って、フィールド酸化膜211下に形成されるオフセット拡散層213は垂直方向に1.0μm、横方向に0.8μm拡散するため、後にゲート電極が形成される側ではバーズビークのエッヂまで、後にドレイン拡散層が形成される側ではバーズビークのエッヂより0.4μm程度外側まで延在して形成される。 Accordingly, since the offset diffusion layer 213 formed under the field oxide film 211 to 0.8μm diffuse 1.0 .mu.m, laterally in the vertical direction, on the side where a gate electrode is formed after up edge of the bird's beak, after the drain diffusion on the side where the layer is formed may be formed to extend up to 0.4μm about outside the edge of the bird's beak.

【0022】次に、第1の実施例と同様にして、図2 Next, as in the first embodiment, FIG. 2
(E)に示すように、ゲート酸化膜215、ゲート電極217を順次形成し、ソース拡散層219及びドレイン拡散層221を形成した後、中間絶縁膜223を形成し、コンタクトホール225を開孔し、配線金属225 (E), the gate oxide film 215, are sequentially formed a gate electrode 217, after forming the source diffusion layer 219 and drain diffusion layer 221, to form an intermediate insulating film 223, contact holes 225 and opening , wiring metal 225
を形成すると、オフセット型MOSトランジスタが完成する。 To form a, offset type MOS transistor is completed.

【0023】次に、本発明の第3の実施例を図3を用いて説明する。 Next, a third embodiment of the present invention will be described with reference to FIG.

【0024】まず、第1の実施例と同様にして、図3 [0024] First, as in the first embodiment, FIG. 3
(A)に示すように、1×10 16 cm -3のボロンを含んだP型Si基板301上に300Å厚のSiO 2膜30 As shown in (A), 1 × 10 16 cm P -type containing boron -3 Si substrate 301 SiO 2 film 30 of 300Å thickness on
3、2000Å厚のSi 34膜305を順次形成し、 Sequentially forming the Si 3 N 4 film 305 3,2000Å thickness,
パターニングした後、N型不純物層307を形成する。 After patterning, to form an N-type impurity layer 307.

【0025】次に、図3(B)に示すように、ホトレジスト309を用い、フッ酸(HF)でウェットエッチングすることにより、後にゲート電極が形成されるSi 3 Next, FIG. 3 (B), the use of a photoresist 309, Si 3 by wet etching with hydrofluoric acid (HF), a gate electrode later is formed
4膜305下のSiO 2膜303を横方向311に0.4μm程度エッチングする。 The N 4 film 305 SiO 2 film 303 below to 0.4μm about laterally etched 311.

【0026】次に、第1の実施例と同様にして、図3 Next, as in the first embodiment, FIG. 3
(C)に示すように、10000 のフィールド酸化膜313を形成する。 As shown in (C), a field oxide film 313 of 10000. この時、フィールド酸化膜313下に形成されるオフセット拡散層315は垂直方向に1. 1 In this case, the offset diffusion layer 315 formed under the field oxide film 313 in the vertical direction.
0μm、横方向に0.8μm拡散する。 0 .mu.m, to 0.8μm diffuse laterally. 一方、バーズビークは後にドレイン拡散層が形成される側では0.4μ Meanwhile, the bird's beak on the side of the drain diffusion layer is formed after the 0.4μ
m、後にゲート電極が形成される側では、SiO 2膜3 m, on the side where a gate electrode is formed after, SiO 2 film 3
03と横方向311に0.4μm程度エッチングしているため0.8μm延在して形成される。 03 and lateral 311 is formed Mashimashi 0.8μm extension because it 0.4μm etched by about. 従って、オフセット拡散層315は、後にゲート電極が形成される側ではバーズビークのエッヂまで、後にドレイン拡散層が形成される側ではバーズビークのエッヂより0.4μm程度外側まで延在して形成される。 Therefore, the offset diffusion layer 315, on the side where a gate electrode is formed after up edge of the bird's beak, the side where the drain diffusion layer is formed after being formed to extend up to 0.4μm about outside the edge of the bird's beak.

【0027】次に、第1の実施例と同様にして、図3 Next, as in the first embodiment, FIG. 3
(D)に示すように、ゲート酸化膜317、ゲート電極319を形成した後、ソース拡散層321、ドレイン拡散層323を形成する。 (D), the gate oxide film 317, after forming the gate electrode 319 to form the source diffusion layer 321, the drain diffusion layer 323. その後、図3(E)に示すように中間絶縁膜325、コンタクトホール327、配線金属329を形成すると、オフセット型トランジスタが完成する。 Thereafter, the intermediate insulating film 325 as shown in FIG. 3 (E), the contact holes 327, to form a wiring metal 329, offset type transistor is completed.

【0028】以上、本発明の実施例ではP型Si基板上に形成されるNチャンネルトランジスタについて述べたが、N型Si基板上に形成されるPチャンネルトランジスタ及びウェル形成を施したCMOS型トランジスタにも適用できる。 [0028] above, the implementation has been described the N-channel transistor formed on a P-type Si substrate in the example, CMOS transistors subjected to P-channel transistors and the well formation is formed on the N-type Si substrate of the present invention It can also be applied.

【0029】 [0029]

【発明の効果】本発明によれば、ドレイン拡散層とフィールド酸化膜下に形成されたオフセット拡散層の接合部分が大きくできるので、トランジスタのコンダクタンスが向上し、高耐圧のトランジスタを得ることができる。 According to the present invention, since the joint portion of the drain diffusion layer and the field oxide film under the formed offset diffusion layer can be increased, it is possible to conductance of the transistor is improved to obtain a high withstand voltage transistors .

【0030】さらに、高電圧印加時の強電界が緩和され、基板電流の発生が抑制されるので、素子の信頼性も向上する。 Furthermore, the relaxed strong electric field when high voltage is applied, the generation of substrate current is suppressed, thereby improving reliability of the device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例を示す工程図。 Process diagram showing a first embodiment of the present invention; FIG.

【図2】本発明の第2の実施例を示す工程図。 Process diagram showing a second embodiment of the present invention; FIG.

【図3】本発明の第3の実施例を示す工程図。 [3] Third step view showing an embodiment of the present invention.

【図4】従来の製造方法を示す工程図。 [4] a process diagram showing a conventional manufacturing method.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 P型Si基板 103 SiO 2膜 105 Si 34膜 107 N型不純物層 109 フィールド酸化膜 111 オフセット拡散層 117 ゲート酸化膜 119 ゲート電極 121 ソース拡散層 123 ドレイン拡散層 101 P-type Si substrate 103 SiO 2 film 105 Si 3 N 4 film 107 N-type impurity layer 109 field oxide film 111 offset diffusion layer 117 gate oxide film 119 gate electrode 121 source diffusion layer 123 drain diffusion layer

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/78 H01L 21/336 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) H01L 29/78 H01L 21/336

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 半導体基板表面に第1の電極領域と第2 1. A first electrode region in the semiconductor substrate surface and the second
    の電極領域が形成されるトランジスタの製造方法において、 前記第1の電極領域と前記第2の電極領域との間の前記半導体基板表面に不純物を注入する工程と、 熱処理することにより、注入された前記不純物から不純物拡散領域を形成するとともに、該不純物拡散領域上に絶縁膜を形成する工程と、 前記第1の電極領域近傍に位置する前記絶縁膜の一部を除去する工程と、 前記第2の電極領域から前記絶縁膜の他の一部上に延在するゲート電極を形成する工程とを有することを特徴とするトランジスタの製造方法。 The method of manufacturing a transistor electrode regions of are formed, implanting an impurity into the semiconductor substrate surface between said first electrode region and the second electrode region, by heat treatment, were injected to form the impurity diffusion region from the impurity, a step of forming an insulating film on said impurity diffusion region, removing a portion of the insulating film located on the first electrode region near the second method for producing a transistor, characterized in that the electrode region and a step of forming a gate electrode extending over another portion of the insulating film.
  2. 【請求項2】 半導体基板表面に第1の電極領域と第2 2. A first electrode region in the semiconductor substrate surface and the second
    の電極領域が形成されるトランジスタの製造方法において、 前記第1の電極領域に第1のマスク膜を形成し、前記第2の電極領域に該第1のマスクより厚い第2のマスク膜を形成する工程と、 前記第1及び前記第2のマスク膜を用いて、前記第1の電極領域と前記第2の電極領域との間の前記半導体基板表面に不純物を注入し、熱処理することにより、注入された前記不純物から不純物拡散領域を形成するとともに、該不純物拡散領域上に絶縁膜を形成する工程と、 前記第1及び第2のマスク膜を除去し、前記第2の電極領域から前記絶縁膜の他の一部上に延在するゲート電極を形成する工程とを有することを特徴とするトランジスタの製造方法。 The method of manufacturing a transistor electrode regions of are formed, forming the first first mask layer is formed on the electrode region, the thicker than the first mask to the second electrode region second mask layer a step of, using the first and the second mask film, by impurity implantation, a heat treatment to said semiconductor substrate surface between said first electrode region and the second electrode region, to form the implanted impurity diffusion region from said impurities was, forming an insulating film on the impurity diffusion region, removing the first and second mask layer, said insulated from the second electrode region method for producing a transistor, characterized by a step of forming a gate electrode extending over another part of the film.
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