JP3058981B2 - Method for manufacturing transistor - Google Patents
Method for manufacturing transistorInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明は、高耐圧動作をするトラ
ンジスタの製造方法、特にオフセット型MOSトランジ
スタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor which operates at a high withstand voltage, and more particularly to a method of manufacturing an offset type MOS transistor.
【0002】[0002]
【従来の技術】従来のこの種の半導体装置の製造工程を
図4を用いて説明する。2. Description of the Related Art A conventional manufacturing process for a semiconductor device of this type will be described with reference to FIG.
【0003】まず、図4(A)に示すように、P型シリ
コン基板(以下、Si基板と言う)401上に、酸化シ
リコン膜(以下、SiO2 膜と言う)403、窒化シリ
コン膜(以下、Si3 N4 膜と言う)405を順次形成
する。その後、このSiO2膜403及びSi3 N4
膜405をパターニングし、パターニングされたSiO
2 膜403、Si3 N4 膜405をマスクにして、Si
基板401内にN型不純物層407を形成する。First, as shown in FIG. 4A, a silicon oxide film (hereinafter, referred to as an SiO 2 film) 403 and a silicon nitride film (hereinafter, referred to as a silicon nitride film) are formed on a P-type silicon substrate (hereinafter, referred to as an Si substrate) 401. , it says the Si 3 N 4 film) 405 is sequentially formed. Then, the SiO 2 film 403 and Si 3 N 4
The film 405 is patterned, and the patterned SiO
2 film 403 and Si 3 N 4 film 405 as a mask,
An N-type impurity layer 407 is formed in the substrate 401.
【0004】次に、図4(B)に示すように、水蒸気雰
囲気中での熱酸化により、フィールド酸化膜409を形
成する。この時、N型不純物層407は活性化され、オ
フセット拡散層411が形成される。また、フィールド
酸化膜409端部(図中、Xで示す)には、バーズビー
クと呼ばれる酸化膜の横方向への延びが発生する。Next, as shown in FIG. 4B, a field oxide film 409 is formed by thermal oxidation in a steam atmosphere. At this time, the N-type impurity layer 407 is activated, and the offset diffusion layer 411 is formed. At the end of the field oxide film 409 (indicated by X in the drawing), a lateral extension of the oxide film called bird's beak occurs.
【0005】次に、図4(C)に示すように、Si3 N
4 膜405、SiO2 膜403を順次除去した後、熱酸
化法によりゲート酸化膜413を形成し、その上にCV
D法により、ゲート電極415を形成し、パターニング
する。このパターニングされたゲート酸化膜413とゲ
ート電極415をマスクにして、Si基板401内にN
型不純物を打ち込み、ソース拡散層417及びドレイン
拡散層419を形成する。[0005] Next, as shown in FIG. 4 (C), Si 3 N
After sequentially removing the 4 film 405 and the SiO 2 film 403, a gate oxide film 413 is formed by a thermal oxidation method, and a CV
A gate electrode 415 is formed and patterned by the method D. Using the patterned gate oxide film 413 and gate electrode 415 as a mask, N
By implanting a type impurity, a source diffusion layer 417 and a drain diffusion layer 419 are formed.
【0006】次に、図4(D)に示すように、中間絶縁
膜421を形成し、コンタクトホール423を開孔後、
配線金属425を蒸着し、パターニングすると、オフセ
ット型MOSトランジスタが形成される。Next, as shown in FIG. 4D, an intermediate insulating film 421 is formed, and a contact hole 423 is opened.
When the wiring metal 425 is deposited and patterned, an offset MOS transistor is formed.
【0007】[0007]
【発明が解決しようとする課題】以上述べた半導体装置
の製造方法により得られた半導体装置では、トランジス
タの動作時に荷電子は、ソース拡散層側からゲート電極
下のチャネル部、そしてオフセット拡散層を通りドレイ
ン拡散層側に流れる。しかし、ドレイン拡散層とオフセ
ット拡散層の接触部分(図4にYで示す)の抵抗が大き
く、コンダクタンス(以下、gmと言う)が低下する。
このgmの低下の解決手段として、オフセット拡散層の
濃度や深さを変えることが考えられるが、これは素子特
性が変化するばかりか、ゲート酸化膜下にまでもオフセ
ット拡散層が拡散してしまい、実効ゲート長が短くなり
素子の縮小の妨げとなる。In the semiconductor device obtained by the above-described method of manufacturing a semiconductor device, the charge electrons move from the source diffusion layer side to the channel portion below the gate electrode and the offset diffusion layer during the operation of the transistor. Flows to the drain diffusion layer side. However, the resistance of the contact portion (indicated by Y in FIG. 4) between the drain diffusion layer and the offset diffusion layer is large, and the conductance (hereinafter, referred to as gm) decreases.
As a solution to the reduction in gm, it is conceivable to change the concentration or depth of the offset diffusion layer. However, this not only changes the device characteristics but also causes the offset diffusion layer to diffuse below the gate oxide film. In addition, the effective gate length becomes short, which hinders the reduction of the device.
【0008】[0008]
【課題を解決するための手段】本発明は、前述した課題
を解決するために、オフセット拡散層をドレイン拡散層
側に延在させ、接合部を大きく形成したものである。According to the present invention, in order to solve the above-mentioned problems, an offset diffusion layer is extended toward a drain diffusion layer, and a large junction is formed.
【0009】[0009]
【作用】オフセット拡散層とドレイン拡散層の接合部を
大きく形成することにより、gmが向上し、高耐圧のト
ランジスタを得ることができる。By forming a large junction between the offset diffusion layer and the drain diffusion layer, gm is improved and a transistor with a high breakdown voltage can be obtained.
【0010】また、高電圧印加時には強電界が緩和され
基板電流の発生が抑制される。Further, when a high voltage is applied, the strong electric field is relaxed, and the generation of the substrate current is suppressed.
【0011】[0011]
【実施例】本発明の第1の実施例を図1を用いて説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIG.
【0012】まず、図1(A)に示すように、基板濃度
1×1016cm-3のボロンを含んだP型Si基板101
上に熱酸化により、500Å厚のSiO2 膜103を形
成し、その上にCVD法によりSi3 N4 膜105を形
成し、ホトリソエッチングでパターニングする。その
後、SiO2 膜103及びSi3 N4 膜105をマスク
にして、公知のイオン打ち込み技術によって、リンを5
×1012ions/cm2 のドーズ量でSi基板101
に打ち込み、N型不純物層107を形成する。この時、
適当な加速エネルギーを用いることにより、Si3 N4
膜を残存させている部分にはリンは導入されない。First, as shown in FIG. 1A, a P-type Si substrate 101 containing boron having a substrate concentration of 1 × 10 16 cm −3.
A 500 ° thick SiO 2 film 103 is formed thereon by thermal oxidation, and a Si 3 N 4 film 105 is formed thereon by a CVD method, and is patterned by photolithography. Then, using the SiO 2 film 103 and the Si 3 N 4 film 105 as masks, phosphorus is removed by a known ion implantation technique.
Si substrate 101 at a dose of × 10 12 ions / cm 2
To form an N-type impurity layer 107. At this time,
By using appropriate acceleration energy, Si 3 N 4
No phosphorus is introduced into the portion where the film remains.
【0013】次に、図1(B)に示すように、水蒸気雰
囲気中で、1000℃、400分の熱処理により、10
000Åのフィールド酸化膜109を形成する。この場
合、フィールド酸化膜109の端部のバーズビークはS
i3 N4 膜105のエッヂより、約0.8μm延在して
いる。また、フィールド酸化膜109下に同時に形成さ
れるオフセット拡散層111は垂直方向に1.0μm、
横方向に0.8μm程度拡散されるため、バーズビーク
のエッヂ部とオフセット拡散層のエッヂ部は、ほぼ同じ
位置に形成される。Next, as shown in FIG. 1B, heat treatment is performed at 1000 ° C. for 400 minutes in a water vapor atmosphere.
A field oxide film 109 of 000 ° is formed. In this case, the bird's beak at the end of the field oxide film 109 is S
It extends about 0.8 μm from the edge of the i 3 N 4 film 105. The offset diffusion layer 111 formed simultaneously under the field oxide film 109 has a vertical dimension of 1.0 μm.
Since the light is diffused in the lateral direction by about 0.8 μm, the edge of the bird's beak and the edge of the offset diffusion layer are formed at substantially the same position.
【0014】次に、図1(C)に示すように、Si3 N
4 膜105、SiO2 膜103を順次除去した後、ホト
レジスト113を用いて、公知のホトリソエッチング
で、後にドレイン拡散層を形成する領域のバーズビーク
部115を0.4μm程度除去する。Next, as shown in FIG. 1C, Si 3 N
After the fourth film 105 and the SiO 2 film 103 are sequentially removed, the bird's beak 115 in a region where a drain diffusion layer is to be formed later is removed by about 0.4 μm by a known photolithographic etching using a photoresist 113.
【0015】次に、図1(D)に示すように、熱酸化法
によりゲート酸化膜117を形成し、その上にCVD法
によりゲート電極119を形成しパターニングする。こ
のパターニングされたゲート酸化膜117とゲート電極
119をマスクにして、公知のイオン打ち込み技術によ
って、ヒ素As+ を1.0×1016ions/cm2の
ドーズ量でSi基板101に打ち込んだ後、1000℃
で30分のアニールを行い、深さ0.5μm程度のソー
ス拡散層121及びドレイン拡散層123を形成する。
この時、ドレイン拡散層123は横方向に0.4μm程
度拡散されるのでオフセット拡散層111とドレイン拡
散層123の接合部分は約0.8μmとなる。Next, as shown in FIG. 1D, a gate oxide film 117 is formed by a thermal oxidation method, and a gate electrode 119 is formed thereon by a CVD method and patterned. Using the patterned gate oxide film 117 and gate electrode 119 as masks, arsenic As + is implanted into Si substrate 101 at a dose of 1.0 × 10 16 ions / cm 2 by a known ion implantation technique. 1000 ° C
Is performed for 30 minutes to form a source diffusion layer 121 and a drain diffusion layer 123 having a depth of about 0.5 μm.
At this time, since the drain diffusion layer 123 is diffused by about 0.4 μm in the lateral direction, the junction between the offset diffusion layer 111 and the drain diffusion layer 123 is about 0.8 μm.
【0016】次に、図1(E)に示すように、中間絶縁
膜125を形成し、コンタクトホール127を開孔後、
配線金属129を形成するとオフセット型MOSトラン
ジスタが完成する。Next, as shown in FIG. 1E, an intermediate insulating film 125 is formed, and a contact hole 127 is opened.
When the wiring metal 129 is formed, the offset type MOS transistor is completed.
【0017】次に、本発明の第2の実施例を図2を用い
て説明する。Next, a second embodiment of the present invention will be described with reference to FIG.
【0018】まず、図2(A)に示すように、基板濃度
1×1016cm-3のボロンを含んだP型Si基板201
上に熱酸化により、500Å厚の第1のSiO2 膜20
3を形成し、ホトリソエッチングでパターニングする。First, as shown in FIG. 2A, a P-type Si substrate 201 containing boron having a substrate concentration of 1 × 10 16 cm -3.
The first SiO 2 film 20 having a thickness of 500 ° is formed thereon by thermal oxidation.
3 is formed and patterned by photolithographic etching.
【0019】次に、図2(B)に示すように、熱酸化に
より300Å厚の第2のSiO2 膜205を形成した
後、CVD法により2000Å厚のSi3 N4 膜207
を形成し、ホトリソエッチングによりパターニングす
る。Next, as shown in FIG. 2B, after forming a second SiO 2 film 205 having a thickness of 300 mm by thermal oxidation, a 2000 nm thick Si 3 N 4 film 207 is formed by a CVD method.
Is formed and patterned by photolithography.
【0020】次に、図2(C)に示すように、Si3 N
4 膜207をマスクにして第1のSiO2 膜205及び
第2のSiO2 膜207を除去した後、公知のイオン打
ち込み技術によって、リンを5×1012ions/cm
2 のドーズ量でSi基板201に打ち込みN型不純物層
209を形成する。Next, as shown in FIG. 2C, Si 3 N
After removing the first SiO 2 film 205 and the second SiO 2 film 207 using the 4 film 207 as a mask, 5 × 10 12 ions / cm of phosphorus is removed by a known ion implantation technique.
An N-type impurity layer 209 is formed in the Si substrate 201 at a dose of 2 .
【0021】次に、図2(D)に示すように、水蒸気雰
囲気中で熱処理を行い、10000Åのフィールド酸化
膜211を形成する。この時、後にドレイン拡散層が形
成される側のバーズビークは0.4μmであり、後にゲ
ート電極が形成される側のバーズビークは0.8μmで
あった。従って、フィールド酸化膜211下に形成され
るオフセット拡散層213は垂直方向に1.0μm、横
方向に0.8μm拡散するため、後にゲート電極が形成
される側ではバーズビークのエッヂまで、後にドレイン
拡散層が形成される側ではバーズビークのエッヂより
0.4μm程度外側まで延在して形成される。Next, as shown in FIG. 2D, heat treatment is performed in a water vapor atmosphere to form a 10000 ° field oxide film 211. At this time, the bird's beak on the side where the drain diffusion layer was formed later was 0.4 μm, and the bird's beak on the side where the gate electrode was formed later was 0.8 μm. Therefore, the offset diffusion layer 213 formed under the field oxide film 211 diffuses 1.0 μm in the vertical direction and 0.8 μm in the horizontal direction, so that the side on which the gate electrode is to be formed later reaches the edge of the bird's beak and the drain diffusion layer later. On the side where the layer is formed, it is formed to extend about 0.4 μm outside the edge of the bird's beak.
【0022】次に、第1の実施例と同様にして、図2
(E)に示すように、ゲート酸化膜215、ゲート電極
217を順次形成し、ソース拡散層219及びドレイン
拡散層221を形成した後、中間絶縁膜223を形成
し、コンタクトホール225を開孔し、配線金属225
を形成すると、オフセット型MOSトランジスタが完成
する。Next, in the same manner as in the first embodiment, FIG.
As shown in (E), a gate oxide film 215 and a gate electrode 217 are sequentially formed, a source diffusion layer 219 and a drain diffusion layer 221 are formed, an intermediate insulating film 223 is formed, and a contact hole 225 is formed. , Wiring metal 225
Is formed, an offset type MOS transistor is completed.
【0023】次に、本発明の第3の実施例を図3を用い
て説明する。Next, a third embodiment of the present invention will be described with reference to FIG.
【0024】まず、第1の実施例と同様にして、図3
(A)に示すように、1×1016cm-3のボロンを含ん
だP型Si基板301上に300Å厚のSiO2 膜30
3、2000Å厚のSi3 N4 膜305を順次形成し、
パターニングした後、N型不純物層307を形成する。First, as in the first embodiment, FIG.
As shown in FIG. 3A, a 300-mm thick SiO 2 film 30 is formed on a P-type Si substrate 301 containing 1 × 10 16 cm −3 of boron.
3 , forming a Si 3 N 4 film 305 having a thickness of 2000 mm in order,
After patterning, an N-type impurity layer 307 is formed.
【0025】次に、図3(B)に示すように、ホトレジ
スト309を用い、フッ酸(HF)でウェットエッチン
グすることにより、後にゲート電極が形成されるSi3
N4膜305下のSiO2 膜303を横方向311に
0.4μm程度エッチングする。Next, as shown in FIG. 3B, by using a photoresist 309 and performing wet etching with hydrofluoric acid (HF), Si 3 on which a gate electrode is to be formed later is formed.
The SiO 2 film 303 under the N 4 film 305 is etched in the lateral direction 311 by about 0.4 μm.
【0026】次に、第1の実施例と同様にして、図3
(C)に示すように、10000 のフィールド酸化膜
313を形成する。この時、フィールド酸化膜313下
に形成されるオフセット拡散層315は垂直方向に1.
0μm、横方向に0.8μm拡散する。一方、バーズビ
ークは後にドレイン拡散層が形成される側では0.4μ
m、後にゲート電極が形成される側では、SiO2 膜3
03と横方向311に0.4μm程度エッチングしてい
るため0.8μm延在して形成される。従って、オフセ
ット拡散層315は、後にゲート電極が形成される側で
はバーズビークのエッヂまで、後にドレイン拡散層が形
成される側ではバーズビークのエッヂより0.4μm程
度外側まで延在して形成される。Next, as in the first embodiment, FIG.
As shown in (C), 10,000 field oxide films 313 are formed. At this time, the offset diffusion layer 315 formed below the field oxide film 313 is vertically offset by 1.
0 μm, 0.8 μm in the lateral direction. On the other hand, bird's beak is 0.4 μm on the side where the drain diffusion layer is formed later.
m, on the side where the gate electrode is to be formed later, the SiO 2 film 3
03 and the lateral direction 311 are etched by about 0.4 μm, so that they are formed to extend 0.8 μm. Therefore, the offset diffusion layer 315 is formed so as to extend to the edge of the bird's beak on the side where the gate electrode is to be formed later, and to extend about 0.4 μm outside the edge of the bird's beak on the side where the drain diffusion layer is to be formed later.
【0027】次に、第1の実施例と同様にして、図3
(D)に示すように、ゲート酸化膜317、ゲート電極
319を形成した後、ソース拡散層321、ドレイン拡
散層323を形成する。その後、図3(E)に示すよう
に中間絶縁膜325、コンタクトホール327、配線金
属329を形成すると、オフセット型トランジスタが完
成する。Next, as in the first embodiment, FIG.
As shown in (D), after forming a gate oxide film 317 and a gate electrode 319, a source diffusion layer 321 and a drain diffusion layer 323 are formed. After that, as shown in FIG. 3E, when an intermediate insulating film 325, a contact hole 327, and a wiring metal 329 are formed, an offset transistor is completed.
【0028】以上、本発明の実施例ではP型Si基板上
に形成されるNチャンネルトランジスタについて述べた
が、N型Si基板上に形成されるPチャンネルトランジ
スタ及びウェル形成を施したCMOS型トランジスタに
も適用できる。The embodiments of the present invention have been described with reference to the N-channel transistor formed on the P-type Si substrate. However, the P-channel transistor formed on the N-type Si substrate and the CMOS transistor formed with a well are described. Can also be applied.
【0029】[0029]
【発明の効果】本発明によれば、ドレイン拡散層とフィ
ールド酸化膜下に形成されたオフセット拡散層の接合部
分が大きくできるので、トランジスタのコンダクタンス
が向上し、高耐圧のトランジスタを得ることができる。According to the present invention, the junction between the drain diffusion layer and the offset diffusion layer formed below the field oxide film can be enlarged, so that the conductance of the transistor is improved and a high breakdown voltage transistor can be obtained. .
【0030】さらに、高電圧印加時の強電界が緩和さ
れ、基板電流の発生が抑制されるので、素子の信頼性も
向上する。Further, the strong electric field when a high voltage is applied is reduced, and the generation of the substrate current is suppressed, so that the reliability of the device is improved.
【図1】本発明の第1の実施例を示す工程図。FIG. 1 is a process chart showing a first embodiment of the present invention.
【図2】本発明の第2の実施例を示す工程図。FIG. 2 is a process chart showing a second embodiment of the present invention.
【図3】本発明の第3の実施例を示す工程図。FIG. 3 is a process chart showing a third embodiment of the present invention.
【図4】従来の製造方法を示す工程図。FIG. 4 is a process chart showing a conventional manufacturing method.
101 P型Si基板 103 SiO2 膜 105 Si3 N4 膜 107 N型不純物層 109 フィールド酸化膜 111 オフセット拡散層 117 ゲート酸化膜 119 ゲート電極 121 ソース拡散層 123 ドレイン拡散層Reference Signs List 101 P-type Si substrate 103 SiO 2 film 105 Si 3 N 4 film 107 N-type impurity layer 109 Field oxide film 111 Offset diffusion layer 117 Gate oxide film 119 Gate electrode 121 Source diffusion layer 123 Drain diffusion layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int. Cl. 7 , DB name) H01L 29/78 H01L 21/336
Claims (2)
の電極領域が形成されるトランジスタの製造方法におい
て、 前記第1の電極領域と前記第2の電極領域との間の前記
半導体基板表面に不純物を注入する工程と、 熱処理することにより、注入された前記不純物から不純
物拡散領域を形成するとともに、該不純物拡散領域上に
絶縁膜を形成する工程と、 前記第1の電極領域近傍に位置する前記絶縁膜の一部を
除去する工程と、 前記第2の電極領域から前記絶縁膜の他の一部上に延在
するゲート電極を形成する工程とを有することを特徴と
するトランジスタの製造方法。A first electrode region formed on a surface of the semiconductor substrate;
A step of implanting impurities into the surface of the semiconductor substrate between the first electrode region and the second electrode region, wherein the impurity is implanted by heat treatment. Forming an impurity diffusion region from the impurity and forming an insulating film on the impurity diffusion region; removing a part of the insulating film located in the vicinity of the first electrode region; Forming a gate electrode extending from the electrode region to another part of the insulating film.
の電極領域が形成されるトランジスタの製造方法におい
て、 前記第1の電極領域に第1のマスク膜を形成し、前記第
2の電極領域に該第1のマスクより厚い第2のマスク膜
を形成する工程と、 前記第1及び前記第2のマスク膜を用いて、前記第1の
電極領域と前記第2の電極領域との間の前記半導体基板
表面に不純物を注入し、熱処理することにより、注入さ
れた前記不純物から不純物拡散領域を形成するととも
に、該不純物拡散領域上に絶縁膜を形成する工程と、 前記第1及び第2のマスク膜を除去し、前記第2の電極
領域から前記絶縁膜の他の一部上に延在するゲート電極
を形成する工程とを有することを特徴とするトランジス
タの製造方法。2. A first electrode region and a second electrode region on a surface of a semiconductor substrate.
In the method of manufacturing a transistor in which the first electrode region is formed, a first mask film is formed in the first electrode region, and a second mask film thicker than the first mask is formed in the second electrode region. And implanting impurities into the surface of the semiconductor substrate between the first electrode region and the second electrode region using the first and second mask films, and performing a heat treatment. Forming an impurity diffusion region from the implanted impurity and forming an insulating film on the impurity diffusion region; removing the first and second mask films; and removing the insulating film from the second electrode region. Forming a gate electrode extending on another part of the film.
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JP4041413A JP3058981B2 (en) | 1992-02-27 | 1992-02-27 | Method for manufacturing transistor |
Publications (2)
Publication Number | Publication Date |
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JPH05243264A JPH05243264A (en) | 1993-09-21 |
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