JPH0217930B2 - - Google Patents
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。特
に、MOS型電界効果トランジスタの製造方法に
関する。更に詳しくは、モリブデン（Mo）、タ
ングステン（Ｗ）等の高融点金属よりなるゲート
電極を有するMOS型電界効果トランジスタの製
造方法の改良に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device. In particular, it relates to a method of manufacturing a MOS field effect transistor. More specifically, the present invention relates to an improvement in a method for manufacturing a MOS field effect transistor having a gate electrode made of a high melting point metal such as molybdenum (Mo) or tungsten (W).
微細化が半導体装置にとつて重要な要請である
ことは言うまでもないが、MOS型電界効果トラ
ンジスタにとつては高速化やリーク電流の減少も
非常に重要な要請である。MOS型電界効果トラ
ンジスタがスイツチング素子としてあるいは記憶
素子として使用される場合であるからである。 It goes without saying that miniaturization is an important requirement for semiconductor devices, but high speed and reduction of leakage current are also extremely important requirements for MOS field effect transistors. This is because the MOS field effect transistor is used as a switching element or a memory element.
これらの要請を満足するために、通常シリコン
ゲートを用いた自己整合（セルフアライン）方式
によりソース・ドレイン領域を形成する方法がと
られている。 In order to satisfy these requirements, a method is generally used in which source and drain regions are formed by a self-alignment method using silicon gates.
ところが、上記セルフアライン構造において
も、ソース・ドレイン領域の横方向拡散が、深さ
方向と同程度広がるため、ゲート端と、ドレイン
端との重なりを避けることは困難であり、この領
域において電界強度が極めて高くなり、ホツトキ
ヤリヤがゲート電極下の絶縁膜中にトラツプされ
やすく、その結果、スレシヨルド電圧及び相互コ
ンダクタンスが変動し、耐圧も低下し、リーク電
流も増加するという多くの欠点が惹起される。な
お、素子の微細化、高密度化に伴い、ゲート電極
及び配線の抵抗が無視できないものとなり、これ
を解決し、更に高速化の目的からモリブデン
Mo、タングステンＷ等の高融点金属を使用して
ゲート電極を形成する技術が注目されている。 However, even in the above self-aligned structure, the lateral diffusion of the source/drain region spreads to the same extent as the depth direction, so it is difficult to avoid overlapping the gate end and the drain end, and the electric field strength in this region increases. becomes extremely high, and hot carriers are likely to be trapped in the insulating film under the gate electrode, resulting in a number of drawbacks such as fluctuations in threshold voltage and mutual conductance, reduction in breakdown voltage, and increase in leakage current. As devices become smaller and more dense, the resistance of gate electrodes and wiring becomes impossible to ignore, and molybdenum is used to solve this problem and further increase speed.
A technique of forming a gate electrode using a high melting point metal such as Mo or tungsten W is attracting attention.
本発明の目的は上記の欠点を解消することにあ
り、モリブデン（Mo）、タングステン（Ｗ）等
の高融点金属よりなるゲート電極を有するMOS
型電界効果トランジスタにおいて、ゲート端とド
レイン端との重なる領域を減少せしめ、この領域
における電界強度が低く、そのため、ホツトキヤ
リヤがゲート電極中にトラツプされることがな
く、したがつて、スレシヨルド電圧が安定してお
り、耐圧が高く、リーク電流も少ないMOS型電
界効果トランジスタを有する半導体装置を製造す
る方法を提供することにある。 An object of the present invention is to eliminate the above-mentioned drawbacks, and to solve the above problems, an MOS transistor having a gate electrode made of a high melting point metal such as molybdenum (Mo) or tungsten (W) is provided.
In a type field effect transistor, the overlapping region between the gate end and the drain end is reduced, and the electric field strength in this region is low, so that hot carriers are not trapped in the gate electrode, and the threshold voltage is therefore stable. It is an object of the present invention to provide a method for manufacturing a semiconductor device having a MOS type field effect transistor with high breakdown voltage and low leakage current.
その要旨は、まず、通常の手法により、Ｐ型又
はＮ型にドープされたシリコン（Si）等の半導体
基板の表面の素子形成領域以外の領域に選択的に
二酸化シリコン（SiO2）等よりなるフイールド
絶縁膜を形成し、一方、上記の素子形成領域には
別途直接酸化により形成した二酸化シリコン
（SiO2）等よりなるゲート絶縁膜を形成し、この
上にモリブデン（Mo）、タングステン（Ｗ）等
の高融点金属よりなる層を蒸着法又はイオン堆積
法又は化学気相成長法等を使用して形成し、この
高融点金属層を四弗化炭素（CF4）と酸素（O2）
との混合ガスを反応性物質としてなす反応性プラ
ズマエツチング法等を使用してパターニングして
ゲート電極を形成した後、基板全面に多結晶シリ
コン（Poly−Si）層を化学気相成長法を使用し
て成長させるなり、非晶質シリコン
（Amorphous−Si）層をスパツタリング法イオン
堆積法等を使用して堆積するなりし、その多結晶
シリコン層または非晶質シリコン層を通して基板
の導電型と反対導電型の不純物をイオン注入法を
使用して半導体基板中に導入し、つづいて、酸素
アニール法を適用することにある。ここで、(イ)イ
オン注入工程においては、不純物はゲート電極の
側面に形成された非単結晶シリコン（Si）層に妨
げられてゲート電極に接する領域には注入され
ず、(ロ)この不純物はその後のアニール工程によつ
て拡散してソース・ドレイン領域を形成するが、
ゲート電極とソース・ドレイン領域との間の重な
り部分を従来の自己整合型と比較して上記シリコ
ン（Si）層の厚さだけ減少させる。その結果、ゲ
ート電極とソース・ドレイン領域との間に高い電
界強度を発生させることはない。一方、(ハ)シリコ
ン（Si）層は酸化されて二酸化シリコン（SiO2）
層に変化するとともに、(ニ)モリブデン（Mo）、
タングステン（Ｗ）等の高融点金属よりなるゲー
ト電極の表面はシリコン（Si）と反応して、珪化
モリブデン（MoSi2）、珪化タングステン
（WSi2）等のシリサイドに変化する。ところで、
珪化モリブデン（MoSi2）、珪化タングステン
（WSi2）等は導電性ではあるが比較的緻密であり
酸素O2の拡散を遮断する。したがつて、このシ
リサイド薄膜の生成によつて、ゲート電極が一定
限度以上酸化されることは防止される。上記せる
とおり、ゲート電極とソース・ドレイン領域との
間に高い電界強度が発生しないから、ホツトキヤ
リヤがゲートにトラツプされて、半導体装置のス
レシヨルド電圧及び相互コンダクタンスを変動し
たり、耐圧を低下させたり、又リーク電流を増加
させたりするというような欠点は除去される。一
方、この工程において、高融点金属が酸化されて
昇華性の酸化物に変化するという副作用の発生も
有効に防止される。本発明の要旨である上記の工
程につづけて、通常の手法により、ソース・ドレ
イン電極領域上の二酸化シリコン（SiO2）層に
開口を設け、この上にアルミニユウム（Al）等
を蒸着した後これをパターニングし、ソース・ド
レイン電極・配線を作成する。 The gist is that first, by a normal method, silicon dioxide (SiO 2 ), etc., is selectively applied to areas other than the element formation area on the surface of a P-type or N-doped semiconductor substrate such as silicon (Si). A field insulating film is formed, and on the other hand, a gate insulating film made of silicon dioxide (SiO 2 ), etc., formed by direct oxidation is separately formed in the above element formation region, and on top of this, molybdenum (Mo) and tungsten (W) are formed. A layer consisting of a high melting point metal such as carbon tetrafluoride (CF 4 ) and oxygen (O 2 ) is formed using a vapor deposition method, an ion deposition method, a chemical vapor deposition method, etc.
After forming a gate electrode by patterning using a reactive plasma etching method using a mixed gas with a gas as a reactive substance, a polycrystalline silicon (Poly-Si) layer is deposited on the entire surface of the substrate using a chemical vapor deposition method. Alternatively, an amorphous-Si layer may be deposited using a sputtering method, an ion deposition method, etc., and the conductivity type opposite to that of the substrate may be deposited through the polycrystalline silicon layer or the amorphous silicon layer. The method involves introducing conductive impurities into a semiconductor substrate using an ion implantation method, and then applying an oxygen annealing method. Here, (a) in the ion implantation step, the impurity is not implanted into the region in contact with the gate electrode because it is blocked by the non-single crystal silicon (Si) layer formed on the side surface of the gate electrode, and (b) this impurity is diffused in the subsequent annealing process to form source/drain regions, but
The overlap between the gate electrode and the source/drain region is reduced by the thickness of the silicon (Si) layer, compared to the conventional self-aligned type. As a result, high electric field strength is not generated between the gate electrode and the source/drain region. On the other hand, (c) the silicon (Si) layer is oxidized and becomes silicon dioxide (SiO 2 ).
As it changes into layers, (d) molybdenum (Mo),
The surface of the gate electrode made of a high melting point metal such as tungsten (W) reacts with silicon (Si) and changes into silicide such as molybdenum silicide (MoSi 2 ) and tungsten silicide (WSi 2 ). by the way,
Molybdenum silicide (MoSi 2 ), tungsten silicide (WSi 2 ), and the like are conductive but relatively dense and block the diffusion of oxygen O 2 . Therefore, the formation of this silicide thin film prevents the gate electrode from being oxidized beyond a certain limit. As mentioned above, since a high electric field strength is not generated between the gate electrode and the source/drain regions, hot carriers are trapped in the gate, which may fluctuate the threshold voltage and mutual conductance of the semiconductor device, or reduce the withstand voltage. Also, drawbacks such as increased leakage current are eliminated. On the other hand, in this step, the occurrence of the side effect that the high melting point metal is oxidized and turns into a sublimable oxide is also effectively prevented. Following the above-mentioned process, which is the gist of the present invention, an opening is formed in the silicon dioxide (SiO 2 ) layer above the source/drain electrode region by a normal method, and aluminum (Al) or the like is vapor-deposited thereon. pattern and create source/drain electrodes and wiring.
以下、図面を参照しつつ、本発明の一実施例に
係るMOS型電界効果トランジスタを、基板には
Ｐ型シリコン（Si）基板をゲート電極にはモリブ
デン（Mo）を使用して製造する各主要工程を説
明し、本発明の構成と特有の効果とを明らかにす
る。 Hereinafter, with reference to the drawings, various main components for manufacturing a MOS field effect transistor according to an embodiment of the present invention using a P-type silicon (Si) substrate and a gate electrode using molybdenum (Mo) will be explained. The steps will be explained to clarify the structure and unique effects of the present invention.
第１図参照
Ｐ型シリコン（Si）層１を酸化してフイールド
酸化膜２を形成し、これを素子形成領域上から除
去した後、改めて、ゲート酸化膜３を形成し、モ
リブデン（Mo）層を3000Å程度の厚さに蒸着
し、リングラフイー法を使用してマスクを形成し
た後５％の酸素（O2）を含む四弗化炭素（CF4）
を反応性物質としてなす反応性プラズマエツチン
グ法を使用して上記のモリブデン層をパターニン
グしてゲート電極４を形成する。Refer to Figure 1. After oxidizing the P-type silicon (Si) layer 1 to form a field oxide film 2 and removing this from above the element formation area, a gate oxide film 3 is formed again, and a molybdenum (Mo) layer is formed. Carbon tetrafluoride (CF 4 ) containing 5% oxygen (O 2 ) was deposited to a thickness of about 3000 Å and a mask was formed using the phosphorography method.
The gate electrode 4 is formed by patterning the molybdenum layer using a reactive plasma etching method using the molybdenum as a reactive substance.
つづいて、化学気相成長法を使用して多結晶シ
リコン（Si）層５を厚さ1000〜2000Åに形成す
る。この工程はモノシラン（SiH4）を使用して
600℃程度の反応温度において容易に実施するこ
とができる。 Subsequently, a polycrystalline silicon (Si) layer 5 is formed to a thickness of 1000 to 2000 Å using chemical vapor deposition. This process uses monosilane (SiH 4 )
It can be easily carried out at a reaction temperature of about 600°C.
第２図参照
燐イオン（P+）又は砒素イオン（As+）に
200KeV程度のエネルギーを与えてイオン注入
し、５×1015／cm2程度にＮ型不純物を基板中に導
入する。この工程においてイオンが注入される領
域の端は1000〜2000Å程度ゲート電極４の端から
水平方向に離れることになる。See Figure 2 Phosphorus ion (P + ) or arsenic ion (As + )
Ions are implanted with an energy of about 200 KeV, and N-type impurities are introduced into the substrate to a density of about 5×10 15 /cm 2 . In this step, the edge of the region into which ions are implanted is horizontally separated from the edge of the gate electrode 4 by about 1000 to 2000 Å.
つづいて、900℃〜1100℃程度の温度で10〜50
分間程度湿性酸素（H2O＋O2）中で酸素（O2）
アニールする。この工程によつて、(イ)多結晶シリ
コン（Si）層５は酸化されて二酸化シリコン
（SiO2）層５′となり、(ロ)イオン注入されたＮ型
不純物が拡散して深さ2000〜3000Å程度のソー
ス・ドレイン領域６，７が形成され、(ハ)ゲート電
極４の表層が珪化されて珪化モリブデン
（MoSi2）層が形成される。Ｎ型不純物は横方向
にも拡散するから、ゲート４，４′の端とソー
ス・ドレイン領域６，７の端との重なり領域は最
も悪い条件でも1000Å以下にすることが可能であ
る。条件によつては、ほぼ零とすることも可能で
ある。一方、珪化モリブデン（MoSi2）は緻密で
あり、ある程度以上の酸化を防止する。さもない
と、モリブデン（Mo）が酸化されて酸化モリブ
デン（MoO3）となり、この物質は昇華性である
から、ゲート電極４が消失することになりうる
が、左様な弊害は有効に防止される。 Next, at a temperature of about 900℃ to 1100℃, 10 to 50
Oxygen (O 2 ) in humid oxygen (H 2 O + O 2 ) for about minutes
Anneal. Through this process, (a) the polycrystalline silicon (Si) layer 5 is oxidized to become a silicon dioxide (SiO 2 ) layer 5', and (b) the ion-implanted N-type impurity is diffused to a depth of 2000~ Source/drain regions 6 and 7 with a thickness of about 3000 Å are formed, and (c) the surface layer of the gate electrode 4 is silicided to form a molybdenum silicide (MoSi 2 ) layer. Since the N-type impurity also diffuses in the lateral direction, the overlapping region between the edges of the gates 4 and 4' and the edges of the source/drain regions 6 and 7 can be reduced to 1000 Å or less even under the worst conditions. Depending on the conditions, it is possible to make it almost zero. On the other hand, molybdenum silicide (MoSi 2 ) is dense and prevents oxidation beyond a certain level. Otherwise, molybdenum (Mo) will be oxidized to molybdenum oxide (MoO 3 ), and since this substance is sublimable, the gate electrode 4 may disappear, but the problem shown on the left can be effectively prevented. .
第３図参照
以下、通常の手法をもつて、ソース・ドレイン
領域上の二酸化シリコン（SiO2）層５′，３に開
口を設け、アルミニユウム（Al）等を蒸着の上
パターニングしてソース・ドレイン電極・配線
８，９を形成する。ここで、ゲート電極４，４′
は二酸化シリコン（Si）層５′で絶縁されている
から、ゲート電極４，４′とソース・ドレイン電
極・配線８，９とを絶縁するための燐珪酸ガラス
（PSG）層等の形成は省略することもできる。See Figure 3. Hereinafter, using the usual method, openings are made in the silicon dioxide (SiO 2 ) layers 5' and 3 above the source/drain regions, and aluminum (Al) is deposited and patterned to form the source/drain regions. Electrodes/wirings 8 and 9 are formed. Here, the gate electrodes 4, 4'
are insulated by the silicon dioxide (Si) layer 5', the formation of a phosphosilicate glass (PSG) layer, etc. for insulating the gate electrodes 4, 4' and the source/drain electrodes/wirings 8, 9 is omitted. You can also.
以上説明せるとおり、本発明によれば、モリブ
デン（Mo）、タングステン（Ｗ）等の高融点金
属よりなるゲート電極を有するMOS型電界効果
トランジスタにおいて、ゲート端とドレイン端と
の重なる領域における電界集中を防止し、そのた
め、ホツトキヤリヤがゲート中にトラツプされる
ことがなく、したがつて、スレシヨルド電圧が安
定しており、耐圧が高く、リーク電流も少なく、
論理素子演算素子等として使用するときは電源電
圧のマージンが小さく、高速であり、又記憶素子
として使用するときはリフレツシユ間隔が短く、
いずれの場合においても高性能であり高集積度の
MOS型電界効果トランジスタを有する半導体装
置を製造することができる。又、通常の高融点金
属ゲートにおいては、その表面を酸化性雰囲気に
晒すことが不可能であるため、燐珪酸ガラス
（PSG）、二酸化シリコン（SiO2）等の絶縁膜で
直接被覆することができない。それに対し、本発
明によればその表面に非酸化性雰囲気中で、シリ
コン層を形成した後酸化し、同時に酸化保護膜と
なるシリサイド層を形成するため結果的に高融点
金属ゲートの表面を絶縁膜で覆うことができる。 As explained above, according to the present invention, in a MOS field effect transistor having a gate electrode made of a high-melting point metal such as molybdenum (Mo) or tungsten (W), electric field concentration occurs in a region where a gate end and a drain end overlap. Therefore, the hot carrier is not trapped in the gate, so the threshold voltage is stable, the withstand voltage is high, and the leakage current is low.
When used as a logic element, arithmetic element, etc., the power supply voltage margin is small and the speed is high, and when used as a memory element, the refresh interval is short.
In either case, high performance and highly integrated
A semiconductor device having a MOS field effect transistor can be manufactured. Furthermore, since it is impossible to expose the surface of a normal high-melting point metal gate to an oxidizing atmosphere, it is not possible to directly cover it with an insulating film such as phosphosilicate glass (PSG) or silicon dioxide (SiO 2 ). Can not. In contrast, according to the present invention, a silicon layer is formed on the surface in a non-oxidizing atmosphere, and then oxidized, and at the same time a silicide layer is formed as an oxidation protective film, resulting in insulation of the surface of the high melting point metal gate. Can be covered with a membrane.
第１〜３図は、本発明の一実施例に係るMOS
型電界効果トランジスタの製造方法における各主
要工程を説明する基板断面図である。
１……基板、２……フイールド絶縁膜、３……
ゲート絶縁膜、４……ゲート電極（モリブデン）、
４′……ゲート電極（珪化モリブデン）、５……多
結晶シリコン膜、５′……二酸化シリコン膜、６，
７……ソース・ドレイン領域、８，９……ソー
ス・ドレイン電極・配線。
1 to 3 show MOS according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view of a substrate illustrating each main step in a method for manufacturing a type field effect transistor. 1...Substrate, 2...Field insulating film, 3...
Gate insulating film, 4...gate electrode (molybdenum),
4'...Gate electrode (molybdenum silicide), 5...Polycrystalline silicon film, 5'...Silicon dioxide film, 6,
7... Source/drain region, 8, 9... Source/drain electrode/wiring.
Claims (1)
成領域以外の領域に選択的にフイールド絶縁膜を
形成し、前記基板の上表面の前記素子形成領域に
ゲート絶縁膜を形成し、該ゲート絶縁膜上のゲー
ト電極形成領域に高融点金属層を選択的に形成し
てゲート電極を形成し、ソース・ドレイン電極形
成領域に前記基板の含有する不純物とは異なる導
電型の不純物を導入し、前記ソース・ドレイン電
極形成領域上のゲート絶縁膜を選択的に除去し、
ここにソース・ドレイン電極を形成してなす
MOS型電界効果トランジスタの製造方法におい
て、前記高融点金属層よりなるゲート電極作成
後、前記基板表面に多結晶シリコン層または非晶
質シリコン層を形成し、前記基板の含有する不純
物とは異なる導電型を有する不純物を前記多結晶
シリコン層または非晶質シリコン層を通して前記
基板中にイオン注入し、更に、酸素雰囲気中にお
けるアニールを実施することにより、前記多結晶
シリコン層または非晶質シリコン層を二酸化シリ
コン層に変換すると共に前記高融点金属層表面に
高融点金属シリサイド層を形成する工程を含むこ
とを特徴とする、MOS型電界効果トランジスタ
を有する半導体装置の製造方法。1: selectively forming a field insulating film in a region other than the element formation region on the upper surface of a semiconductor substrate having one conductivity type; forming a gate insulating film in the element formation region on the upper surface of the substrate; A high melting point metal layer is selectively formed in the upper gate electrode formation region to form a gate electrode, and an impurity of a conductivity type different from that contained in the substrate is introduced into the source/drain electrode formation region.・Selectively remove the gate insulating film on the drain electrode formation area,
Source and drain electrodes are formed here.
In the method for manufacturing a MOS field effect transistor, after forming the gate electrode made of the high-melting point metal layer, a polycrystalline silicon layer or an amorphous silicon layer is formed on the surface of the substrate, and a polycrystalline silicon layer or an amorphous silicon layer is formed to have a conductivity different from impurities contained in the substrate. The polycrystalline silicon layer or the amorphous silicon layer is ion-implanted into the substrate through the polycrystalline silicon layer or the amorphous silicon layer, and then annealed in an oxygen atmosphere. 1. A method of manufacturing a semiconductor device having a MOS field effect transistor, comprising the steps of converting the refractory metal layer into a silicon dioxide layer and forming a refractory metal silicide layer on the surface of the refractory metal layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765181A JPS57193063A (en) | 1981-05-22 | 1981-05-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765181A JPS57193063A (en) | 1981-05-22 | 1981-05-22 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193063A JPS57193063A (en) | 1982-11-27 |
| JPH0217930B2 true JPH0217930B2 (en) | 1990-04-24 |
Family
ID=13639789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7765181A Granted JPS57193063A (en) | 1981-05-22 | 1981-05-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57193063A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434827U (en) * | 1990-07-16 | 1992-03-24 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010059735A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Mehtod of forming MOS transistor with metal gate electrode |
-
1981
- 1981-05-22 JP JP7765181A patent/JPS57193063A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434827U (en) * | 1990-07-16 | 1992-03-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57193063A (en) | 1982-11-27 |
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