JPH07147287A - 半導体装置 - Google Patents
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- JPH07147287A JPH07147287A JP5296496A JP29649693A JPH07147287A JP H07147287 A JPH07147287 A JP H07147287A JP 5296496 A JP5296496 A JP 5296496A JP 29649693 A JP29649693 A JP 29649693A JP H07147287 A JPH07147287 A JP H07147287A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Abstract
(57)【要約】
【目的】ＳｉＧｅベースおよびＳｉＧｅコレクタを有す
るシリコンヘテロ接合バイポーラトランジスタのドリフ
ト電界を高め、ベース層中のキャリアの移動度を向上さ
せ、かつベース・コレクタ接合領域において寄生エネル
ギ障壁の発生を抑制する。 【構成】ベース層およびコレクタ層がＧｅを含む単結晶
シリコンからなるバイポーラトランジスタにおいて、ベ
ース層１０中のＧｅの濃度はエミッタ層１３側が低くコ
レクタ層３Ａ側が高い分布を有し、コレクタ層中のＧｅ
の濃度はベース層側が高くコレクタ内部の高濃度埋込み
層２側が低い分布を有しかつ該コレクタ層内のＧｅ濃度
はベース層側で急激に減少し埋込み層側で緩やかに減少
するように構成する。
るシリコンヘテロ接合バイポーラトランジスタのドリフ
ト電界を高め、ベース層中のキャリアの移動度を向上さ
せ、かつベース・コレクタ接合領域において寄生エネル
ギ障壁の発生を抑制する。 【構成】ベース層およびコレクタ層がＧｅを含む単結晶
シリコンからなるバイポーラトランジスタにおいて、ベ
ース層１０中のＧｅの濃度はエミッタ層１３側が低くコ
レクタ層３Ａ側が高い分布を有し、コレクタ層中のＧｅ
の濃度はベース層側が高くコレクタ内部の高濃度埋込み
層２側が低い分布を有しかつ該コレクタ層内のＧｅ濃度
はベース層側で急激に減少し埋込み層側で緩やかに減少
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＳｉＧｅベースおよびＳｉＧｅコレクタを有するヘテロ
接合バイポーラトランジスタに関する。
ＳｉＧｅベースおよびＳｉＧｅコレクタを有するヘテロ
接合バイポーラトランジスタに関する。
【０００２】
【従来の技術】従来広く用いられてきたシリコンバイポ
ーラトランジスタはエミッタ・ベース間接合がホモ接合
であるトランジスタであった。しかし、近年バイポーラ
トランジスタの性能を更に向上させるために例えば特開
平２−１６０９３７号公報や特開平１−２８９１６３号
公報に述べられているように、ヘテロ接合バイポーラト
ランジスタをシリコン系で実現しようとする方法が提案
されてきている。即ちＳｉより狭いエネルギバンドギャ
ップ（禁制帯幅）を有する材料をバイポーラトランジス
タのベース（いわゆるナローギャップベース）として用
いればエミッタ注入効率が増加し電流増幅率（ｈFE）が
高くなる。またバイポーラトランジスタの高速化を図る
ためには、ベース幅を狭くするとともにベース層の不純
物濃度を高くしベース抵抗を下げる手法が一般的に用い
られるが、ヘテロ接合バイポーラトランジスタにおいて
はエミッタ・ベース間のバンドギャップの差に基づくエ
ネルギバンド構造の為に、ベース層の不純物濃度を高く
しても従来のホモ接合バイポーラトランジスタでみられ
る電流増幅率の低下はなく、高い電流増幅率を得ること
ができる。
ーラトランジスタはエミッタ・ベース間接合がホモ接合
であるトランジスタであった。しかし、近年バイポーラ
トランジスタの性能を更に向上させるために例えば特開
平２−１６０９３７号公報や特開平１−２８９１６３号
公報に述べられているように、ヘテロ接合バイポーラト
ランジスタをシリコン系で実現しようとする方法が提案
されてきている。即ちＳｉより狭いエネルギバンドギャ
ップ（禁制帯幅）を有する材料をバイポーラトランジス
タのベース（いわゆるナローギャップベース）として用
いればエミッタ注入効率が増加し電流増幅率（ｈFE）が
高くなる。またバイポーラトランジスタの高速化を図る
ためには、ベース幅を狭くするとともにベース層の不純
物濃度を高くしベース抵抗を下げる手法が一般的に用い
られるが、ヘテロ接合バイポーラトランジスタにおいて
はエミッタ・ベース間のバンドギャップの差に基づくエ
ネルギバンド構造の為に、ベース層の不純物濃度を高く
しても従来のホモ接合バイポーラトランジスタでみられ
る電流増幅率の低下はなく、高い電流増幅率を得ること
ができる。
【０００３】Ｓｉより狭い禁制帯を有する材料のひとつ
としてＳｉとゲルマニウムの混晶（以下ＳｉＧｅ層と記
す）が広く研究されてきている。更にこのＳｉＧｅ層を
ベース層として用いたヘテロ接合バイポーラトランジス
タとしては、例えば図９に示す構造のものが特開平３−
４４９３７号公報で提案されている。図９において１０
１はＮ型のコレクタ領域となるシリコン基板、１０２は
素子分離用絶縁膜、１０６はＮ型シリコンからなるエミ
ッタ領域、１０７はＡｌからなるエミッタ電極、１０８
はベース電極、１０９はコレクタ電極、１１３はＰ型ベ
ース領域、１１０はＧｅ拡散領域である。この従来例の
構造ではコレクタ領域となる初期Ｎ型シリコン基板内へ
Ｇｅを固相もしくは液相で拡散し、しかもＧｅの濃度は
図１０に示されるように、基板内部へ深く進行するにつ
れてなだらかに低くなるような分布を有することを主要
な特徴としている。従来のように単結晶Ｓｉ上にＳｉＧ
ｅ層をエピタキシャル成長させてベース層を形成する構
造では、シリコン基板に対して急峻な組成分布を有する
ＳｉＧｅ層を直接接合形成するのでヘテロ界面に結晶欠
陥を発生しやすい。しかしこの図９に示した従来例では
Ｇｅの濃度分布が基板内部にいくにつれて低くなるよう
な組成分布になっているため欠陥発生の抑制に有効であ
ると述べられている。
としてＳｉとゲルマニウムの混晶（以下ＳｉＧｅ層と記
す）が広く研究されてきている。更にこのＳｉＧｅ層を
ベース層として用いたヘテロ接合バイポーラトランジス
タとしては、例えば図９に示す構造のものが特開平３−
４４９３７号公報で提案されている。図９において１０
１はＮ型のコレクタ領域となるシリコン基板、１０２は
素子分離用絶縁膜、１０６はＮ型シリコンからなるエミ
ッタ領域、１０７はＡｌからなるエミッタ電極、１０８
はベース電極、１０９はコレクタ電極、１１３はＰ型ベ
ース領域、１１０はＧｅ拡散領域である。この従来例の
構造ではコレクタ領域となる初期Ｎ型シリコン基板内へ
Ｇｅを固相もしくは液相で拡散し、しかもＧｅの濃度は
図１０に示されるように、基板内部へ深く進行するにつ
れてなだらかに低くなるような分布を有することを主要
な特徴としている。従来のように単結晶Ｓｉ上にＳｉＧ
ｅ層をエピタキシャル成長させてベース層を形成する構
造では、シリコン基板に対して急峻な組成分布を有する
ＳｉＧｅ層を直接接合形成するのでヘテロ界面に結晶欠
陥を発生しやすい。しかしこの図９に示した従来例では
Ｇｅの濃度分布が基板内部にいくにつれて低くなるよう
な組成分布になっているため欠陥発生の抑制に有効であ
ると述べられている。
【０００４】
【発明が解決しようとする課題】しかし図９に示した構
造のナローギャップベースヘテロ接合バイポーラトラン
ジスタには次にような問題が生じる。第１に逆ドリフト
電界によりベース層内の小数キャリアの移動度低下が生
じる。ベース層中においてエミッタ側のＧｅの含有率が
ベース・コレクタ接合側よりも高く、例えばベース・エ
ミッタ接合側のＧｅの含有率が１５％、ベース・コレク
タ接合側が５％である場合、エミッタ側とコレクタ側の
エネルギバンドギャップ差は約７５ｍｅＶあり、逆ドリ
フト電界は１５〜２０ｋＶ／ｃｍになる。この逆ドリフ
ト電界のため遮断周波数ｆT は約１０ＧＨZ 低下する。
造のナローギャップベースヘテロ接合バイポーラトラン
ジスタには次にような問題が生じる。第１に逆ドリフト
電界によりベース層内の小数キャリアの移動度低下が生
じる。ベース層中においてエミッタ側のＧｅの含有率が
ベース・コレクタ接合側よりも高く、例えばベース・エ
ミッタ接合側のＧｅの含有率が１５％、ベース・コレク
タ接合側が５％である場合、エミッタ側とコレクタ側の
エネルギバンドギャップ差は約７５ｍｅＶあり、逆ドリ
フト電界は１５〜２０ｋＶ／ｃｍになる。この逆ドリフ
ト電界のため遮断周波数ｆT は約１０ＧＨZ 低下する。
【０００５】一方、前述の逆ドリフト電界が生じないよ
うにエミッタ側のＧｅの含有率が図７に示すように、ベ
ース・コレクタ接合側よりも低くした例が、例えばジー
エル パットン（Ｇ．Ｌ．Ｐａｔｔｏｎ）等により、
１９９０ ＩＥＤＭテクニカル ダイジェスト（Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ）ｐ１３に述べられてい
る。しかしながら、この例のＧｅ分布においても製造工
程中の熱処理によってＳｉＧｅベース層１０中に含まれ
るボロンがコレクタ側へ拡散しベース・コレクタ接合の
境界が破線１０ｃで示すように、シリコンコレクタ領域
内へ移動しベース幅が１０ｂだけ広がると、高注入時に
遮断周波数ｆT が急激に劣化するという第２の問題を生
じる。これは以下の理由による。
うにエミッタ側のＧｅの含有率が図７に示すように、ベ
ース・コレクタ接合側よりも低くした例が、例えばジー
エル パットン（Ｇ．Ｌ．Ｐａｔｔｏｎ）等により、
１９９０ ＩＥＤＭテクニカル ダイジェスト（Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ）ｐ１３に述べられてい
る。しかしながら、この例のＧｅ分布においても製造工
程中の熱処理によってＳｉＧｅベース層１０中に含まれ
るボロンがコレクタ側へ拡散しベース・コレクタ接合の
境界が破線１０ｃで示すように、シリコンコレクタ領域
内へ移動しベース幅が１０ｂだけ広がると、高注入時に
遮断周波数ｆT が急激に劣化するという第２の問題を生
じる。これは以下の理由による。
【０００６】本来、ヘテロ接合であったベース・コレク
タ界面でベース不純物であるボロンの熱拡散が生じ、ベ
ース・コレクタ接合位置がコレクタ側へ移動する。この
ためコレクタ内に形成されたベース層の禁制帯幅は図８
のエネルギバンド構造図に示されるように、ＳｉＧｅ層
内のような狭禁制帯幅にならずシリコンの禁制帯幅に近
くなり、ベース・コレクタ接合近辺に寄生エネルギ障壁
１０ｄが形成されるからである。尚、図８中の１０ａは
ＭＢＥ成長後のベース幅、１０ｂはベース中のボロンが
熱拡散して形成されたベース幅、１０ｃはボロン拡散領
域を示す。この寄生エネルギ障壁１０ｄが存在すること
によりベース層からコレクタ層へ注入されるキャリアが
減りコレクタ電流が減少する。また、ベース層中をキャ
リアが走行する時間も寄生エネルギ障壁が高いほど長く
なり、バイポーラトランジスタの高周波特性を表す遮断
周波数ｆT も低下する。ベース層中のボロン拡散の度合
と寄生エネルギ障壁の高さについてはプリンツ（Ｐｒｉ
ｎｚ）等により、１９８９ＩＥＤＭテクニカルダイジェ
スト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）ｐ６３９に
述べられている。
タ界面でベース不純物であるボロンの熱拡散が生じ、ベ
ース・コレクタ接合位置がコレクタ側へ移動する。この
ためコレクタ内に形成されたベース層の禁制帯幅は図８
のエネルギバンド構造図に示されるように、ＳｉＧｅ層
内のような狭禁制帯幅にならずシリコンの禁制帯幅に近
くなり、ベース・コレクタ接合近辺に寄生エネルギ障壁
１０ｄが形成されるからである。尚、図８中の１０ａは
ＭＢＥ成長後のベース幅、１０ｂはベース中のボロンが
熱拡散して形成されたベース幅、１０ｃはボロン拡散領
域を示す。この寄生エネルギ障壁１０ｄが存在すること
によりベース層からコレクタ層へ注入されるキャリアが
減りコレクタ電流が減少する。また、ベース層中をキャ
リアが走行する時間も寄生エネルギ障壁が高いほど長く
なり、バイポーラトランジスタの高周波特性を表す遮断
周波数ｆT も低下する。ベース層中のボロン拡散の度合
と寄生エネルギ障壁の高さについてはプリンツ（Ｐｒｉ
ｎｚ）等により、１９８９ＩＥＤＭテクニカルダイジェ
スト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）ｐ６３９に
述べられている。
【０００７】また寄生エネルギ障壁の発生原因はベース
層中の不純物（ボロン）がコレクタ層へ拡散し冶金学的
ベース・コレクタ接合が移動する場合のみでなく、バイ
ポーラトランジスタを高コレクタ電流領域で動作させた
ときに生じる実効的なベース幅変化、いわゆるベースプ
ッシュアウトが起きる場合にも生じる。
層中の不純物（ボロン）がコレクタ層へ拡散し冶金学的
ベース・コレクタ接合が移動する場合のみでなく、バイ
ポーラトランジスタを高コレクタ電流領域で動作させた
ときに生じる実効的なベース幅変化、いわゆるベースプ
ッシュアウトが起きる場合にも生じる。
【０００８】本発明の目的は、ベース・コレクタ接合領
域における寄生エネルギ障壁の発生を防止し、遮断周波
数の低下を抑制したバイポーラトランジスタを含む半導
体装置を提供することにある。
域における寄生エネルギ障壁の発生を防止し、遮断周波
数の低下を抑制したバイポーラトランジスタを含む半導
体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
ベース層およびコレクタ層がゲルマニウムを含む単結晶
シリコン層からなるバイポーラトランジスタを含む半導
体装置において、前記ベース層中の深さ方向のゲルマニ
ウム濃度はエミッタ層側が低くコレクタ層側が高い分布
を有し、コレクタ層中の深さ方向のゲルマニウム濃度は
ベース層側が高くコレクタ層内部の高濃度埋込み層側が
低い分布を有しかつ該コレクタ層内の深さ方向のゲルマ
ニウム濃度はベース層側で急激に減少し埋込み層側で緩
やかに減少する分布を有することを特徴とするものであ
る。
ベース層およびコレクタ層がゲルマニウムを含む単結晶
シリコン層からなるバイポーラトランジスタを含む半導
体装置において、前記ベース層中の深さ方向のゲルマニ
ウム濃度はエミッタ層側が低くコレクタ層側が高い分布
を有し、コレクタ層中の深さ方向のゲルマニウム濃度は
ベース層側が高くコレクタ層内部の高濃度埋込み層側が
低い分布を有しかつ該コレクタ層内の深さ方向のゲルマ
ニウム濃度はベース層側で急激に減少し埋込み層側で緩
やかに減少する分布を有することを特徴とするものであ
る。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例であるＮＰＮ型シリコンヘ
テロ接合バイポーラトランジスタの断面図である。
る。図１は本発明の一実施例であるＮＰＮ型シリコンヘ
テロ接合バイポーラトランジスタの断面図である。
【００１１】図１においてＰ型シリコン基板１には高濃
度のＮ+ 型埋込み層２と第１のＧｅ濃度分布を有する第
１コレクタ層３Ａと第２のＧｅ濃度分布を有する第２コ
レクタ層３Ｂが形成されている。そして第１コレクタ層
３Ａ上に選択エピタキシャル成長技術により成長したＰ
型ＳｉＧｅのベース層１０とＮ型拡散層からなるエミッ
タ層１３が形成されている。尚図１において４は絶縁分
離酸化膜、５はコレクタ引出し用の拡散層、６は酸化
膜、７は外部ベース引出し用のＰ型多結晶シリコン層、
８及び９は窒化膜、１１はエミッタ引き出し用多結晶シ
リコン層、１２はコレクタ界面である。次にこのトラン
ジスタにおける深さ方向の不純物濃度分布およびＧｅ濃
度分布（図１中のＡ−Ａ断面方向）を示す図２を併用し
て更に説明する。
度のＮ+ 型埋込み層２と第１のＧｅ濃度分布を有する第
１コレクタ層３Ａと第２のＧｅ濃度分布を有する第２コ
レクタ層３Ｂが形成されている。そして第１コレクタ層
３Ａ上に選択エピタキシャル成長技術により成長したＰ
型ＳｉＧｅのベース層１０とＮ型拡散層からなるエミッ
タ層１３が形成されている。尚図１において４は絶縁分
離酸化膜、５はコレクタ引出し用の拡散層、６は酸化
膜、７は外部ベース引出し用のＰ型多結晶シリコン層、
８及び９は窒化膜、１１はエミッタ引き出し用多結晶シ
リコン層、１２はコレクタ界面である。次にこのトラン
ジスタにおける深さ方向の不純物濃度分布およびＧｅ濃
度分布（図１中のＡ−Ａ断面方向）を示す図２を併用し
て更に説明する。
【００１２】エミッタ電極１１を構成するＮ型多結晶シ
リコン層は２００〜３００ｎｍの厚さを有し、その不純
物（Ｐ又はＡｓ）濃度は例えば１０20〜１０21ｃｍ-3、
Ｎ型のエミッタ層１３は３０〜４０ｎｍの深さである。
真性ベース層１０の厚さは３０〜８０ｎｍでＰ型不純物
（Ｂ）濃度は例えば２×１０18〜１×１０19ｃｍ-3、第
１コレクタ層３Ａの厚さは２０〜６０ｎｍでＮ型不純物
濃度は例えば１×１０16〜６×１０17ｃｍ-3、第２コレ
クタ層３Ｂの厚さは５０〜８００ｎｍでＮ型不純物濃度
は例えば１×１０16〜６×１０17ｃｍ-3、Ｎ+ 型埋込み
層２の不純物濃度は例えば５×１０19〜１×１０21ｃｍ
-3である。
リコン層は２００〜３００ｎｍの厚さを有し、その不純
物（Ｐ又はＡｓ）濃度は例えば１０20〜１０21ｃｍ-3、
Ｎ型のエミッタ層１３は３０〜４０ｎｍの深さである。
真性ベース層１０の厚さは３０〜８０ｎｍでＰ型不純物
（Ｂ）濃度は例えば２×１０18〜１×１０19ｃｍ-3、第
１コレクタ層３Ａの厚さは２０〜６０ｎｍでＮ型不純物
濃度は例えば１×１０16〜６×１０17ｃｍ-3、第２コレ
クタ層３Ｂの厚さは５０〜８００ｎｍでＮ型不純物濃度
は例えば１×１０16〜６×１０17ｃｍ-3、Ｎ+ 型埋込み
層２の不純物濃度は例えば５×１０19〜１×１０21ｃｍ
-3である。
【００１３】一方、Ｇｅの濃度分布は真性ベース層中に
おいてはエミッタ領域側が低くコレクタ側が高い分布を
有する。例えば図２に示す如く、エミッタ側は０％のＧ
ｅの含有率でありコレクタ側では１０〜１５％のＧｅの
含有率を有する傾斜型の濃度分布を有する。コレクタ側
のＧｅ含有率を２０％以上にすれば濃度傾斜が更に大き
くなりドリフト電界を大きくして小数キャリアである電
子をより加速することができるが、一方でＳｉとＧｅの
格子定数が違うことに起因してベース層に欠陥が発生し
やすくなる。従ってＧｅの含有率は高くても２０％以下
にすることが望ましい。尚、図９で説明した従来例のよ
うに、Ｇｅをシリコン基板表面側から拡散する方法では
基板表面側のＧｅ濃度が必ず高くなり本実施例のような
濃度分布を得ることはできない。次にコレクタ層内のＧ
ｅ分布について説明する。
おいてはエミッタ領域側が低くコレクタ側が高い分布を
有する。例えば図２に示す如く、エミッタ側は０％のＧ
ｅの含有率でありコレクタ側では１０〜１５％のＧｅの
含有率を有する傾斜型の濃度分布を有する。コレクタ側
のＧｅ含有率を２０％以上にすれば濃度傾斜が更に大き
くなりドリフト電界を大きくして小数キャリアである電
子をより加速することができるが、一方でＳｉとＧｅの
格子定数が違うことに起因してベース層に欠陥が発生し
やすくなる。従ってＧｅの含有率は高くても２０％以下
にすることが望ましい。尚、図９で説明した従来例のよ
うに、Ｇｅをシリコン基板表面側から拡散する方法では
基板表面側のＧｅ濃度が必ず高くなり本実施例のような
濃度分布を得ることはできない。次にコレクタ層内のＧ
ｅ分布について説明する。
【００１４】図２に示されるように、実施例においては
コレクタ層内ではＧｅの濃度分布が急激に減少する領域
と緩やかに減少する領域を有している。即ち第１コレク
タ層３Ａ内ではベース層側のＧｅ濃度が１０〜１５％か
ら４〜５％に急激に減少し、一方Ｎ+ 型埋込み層側のＧ
ｅ濃度は約５％から緩やかに減少している。また第１コ
レクタ層３Ａの厚さは２０〜６０ｎｍが望ましい。なぜ
ならばＧｅ濃度が１０〜１５％と高い層を１００ｎｍ以
上の厚さにすると前述のベース層と同様に欠陥が発生し
やすくなるからである。一方、１０ｎｍ以下の領域でＧ
ｅの含有率を１０〜１５％から５％以下まで急激に下げ
ると濃度変化が急峻すぎてベース・コレクタ接合界面で
ノッチ（またはスパイク）とよばれる寄生エネルギ障壁
を発生しやすくなるので好ましくない。次に第２コレク
タ層３Ｂ内のＧｅ濃度分布は第１コレクタ層３Ａ側が約
５％でありＮ+ 型埋込み層側が０％と第１コレクタ層よ
りもゆるやかな傾斜での濃度分布を有している。このた
め第２コレクタ層３Ｂの厚が１μｍ程度まで厚くなって
も欠陥が生じることがない。
コレクタ層内ではＧｅの濃度分布が急激に減少する領域
と緩やかに減少する領域を有している。即ち第１コレク
タ層３Ａ内ではベース層側のＧｅ濃度が１０〜１５％か
ら４〜５％に急激に減少し、一方Ｎ+ 型埋込み層側のＧ
ｅ濃度は約５％から緩やかに減少している。また第１コ
レクタ層３Ａの厚さは２０〜６０ｎｍが望ましい。なぜ
ならばＧｅ濃度が１０〜１５％と高い層を１００ｎｍ以
上の厚さにすると前述のベース層と同様に欠陥が発生し
やすくなるからである。一方、１０ｎｍ以下の領域でＧ
ｅの含有率を１０〜１５％から５％以下まで急激に下げ
ると濃度変化が急峻すぎてベース・コレクタ接合界面で
ノッチ（またはスパイク）とよばれる寄生エネルギ障壁
を発生しやすくなるので好ましくない。次に第２コレク
タ層３Ｂ内のＧｅ濃度分布は第１コレクタ層３Ａ側が約
５％でありＮ+ 型埋込み層側が０％と第１コレクタ層よ
りもゆるやかな傾斜での濃度分布を有している。このた
め第２コレクタ層３Ｂの厚が１μｍ程度まで厚くなって
も欠陥が生じることがない。
【００１５】尚、図３にＳｉＧｅ層中のＧｅ含有率と欠
陥が発生する臨界膜厚の関係を示す。同図から判るよう
に、Ｇｅ含有率が５％以下になると急激に臨界膜厚は増
加する。本実施例のように２種類のＧｅの濃度領域を有
する第１、第２コレクタ層でかつ精度よく低濃度のＧｅ
を含有させることは、超高真空排気を有する減圧ＣＶＤ
技術を用いたエピタキシャル技術を用いれば容易に形成
可能であるが、従来例のようにＧｅをシリコン基板中に
拡散してＳｉＧｅ層を形成する方法では実現できない。
尚、本実施例では２種類のＧｅの濃度減少領域を有して
いる場合について説明したが２種類以上であってもよ
い。
陥が発生する臨界膜厚の関係を示す。同図から判るよう
に、Ｇｅ含有率が５％以下になると急激に臨界膜厚は増
加する。本実施例のように２種類のＧｅの濃度領域を有
する第１、第２コレクタ層でかつ精度よく低濃度のＧｅ
を含有させることは、超高真空排気を有する減圧ＣＶＤ
技術を用いたエピタキシャル技術を用いれば容易に形成
可能であるが、従来例のようにＧｅをシリコン基板中に
拡散してＳｉＧｅ層を形成する方法では実現できない。
尚、本実施例では２種類のＧｅの濃度減少領域を有して
いる場合について説明したが２種類以上であってもよ
い。
【００１６】図６に従来例と本実施例での高コレクタ電
流密度における遮断周波数ｆT の比較を示す。本実施例
によればベース・コレクタ接合における寄生エネルギ障
壁の発生が防止されるため、ｆT 低下を抑制することが
できる。
流密度における遮断周波数ｆT の比較を示す。本実施例
によればベース・コレクタ接合における寄生エネルギ障
壁の発生が防止されるため、ｆT 低下を抑制することが
できる。
【００１７】図４は本発明をＢｉＣＭＯＳに適用した例
の断面図である。
の断面図である。
【００１８】Ｎ+ 型埋込み層２を形成したシリコン基板
１上にＭＯＳトランジスタとバイポーラトランジスタが
形成されている。埋込み層２上には第２のＧｅ濃度分布
を有するコレクタ層３Ｂが厚さ１〜０．５μｍに成長し
てある。ＭＯＳトランジスタ領域も含むこの第２コレク
タ層３Ｂの表面のＧｅ含有率は例えば５％で埋込み層側
は０％である。尚、５％程度のＧｅ含有率ではＭＯＳト
ランジスタのしきい値電圧には大きな影響を与えること
はない。エミッタ拡散層１３、ベース層１０、第１のＧ
ｅ濃度分布を有する第１コレクタ層３Ａの深さ方向の不
純物分布は図２に示した実施例と同様である。エミッタ
引き出し用多結晶シリコン層１１は窒化膜８およびサイ
ドウォールの窒化膜９により外部ベース引き出し用Ｐ型
多結晶シリコン層７と分離されている。更に、コレクタ
抵抗を低減するためコレクタ引き出し拡散層５が設けら
れている。また、素子間絶縁分離の酸化膜４は、従来法
のように熱酸化法で形成するとＧｅが素子間絶縁分離酸
化膜／ＳｉＧｅの層の界面にパイルアップするので酸化
膜埋設トレンチで形成され、表面には酸化膜６が設けら
れている。これらの構造は図１に示した実施例と同様で
ある。
１上にＭＯＳトランジスタとバイポーラトランジスタが
形成されている。埋込み層２上には第２のＧｅ濃度分布
を有するコレクタ層３Ｂが厚さ１〜０．５μｍに成長し
てある。ＭＯＳトランジスタ領域も含むこの第２コレク
タ層３Ｂの表面のＧｅ含有率は例えば５％で埋込み層側
は０％である。尚、５％程度のＧｅ含有率ではＭＯＳト
ランジスタのしきい値電圧には大きな影響を与えること
はない。エミッタ拡散層１３、ベース層１０、第１のＧ
ｅ濃度分布を有する第１コレクタ層３Ａの深さ方向の不
純物分布は図２に示した実施例と同様である。エミッタ
引き出し用多結晶シリコン層１１は窒化膜８およびサイ
ドウォールの窒化膜９により外部ベース引き出し用Ｐ型
多結晶シリコン層７と分離されている。更に、コレクタ
抵抗を低減するためコレクタ引き出し拡散層５が設けら
れている。また、素子間絶縁分離の酸化膜４は、従来法
のように熱酸化法で形成するとＧｅが素子間絶縁分離酸
化膜／ＳｉＧｅの層の界面にパイルアップするので酸化
膜埋設トレンチで形成され、表面には酸化膜６が設けら
れている。これらの構造は図１に示した実施例と同様で
ある。
【００１９】一方、ＭＯＳトランジスタはコレクタ層３
Ｂと同じ第２のＳｉＧｅ層に設けられたウエル領域１８
内に形成され、側面に絶縁膜からなるサイドウォール１
５を有するゲート電極１４、低濃度ソース・ドレイン拡
散層１６、ソース・ドレイン拡散層１７からなる。ま
た、ゲート酸化はゲート酸化膜／ＳｉＧｅ界面でのＧｅ
の析出を避けるため低温の高圧酸化、例えばＯ2 雰囲気
中、６００〜７００気圧、５５０℃で厚さ６〜１０ｎｍ
に形成する。製造工程中のその他の熱処理温度はＳｉＧ
ｅ層の歪（ｓｔｒａｉｎ）を維持するため９５０℃より
低温であることが望ましい。また、バイポーラトランジ
スタのコレクタ部の第２のＧｅ濃度分布を有するコレク
タ層３Ｂ上のみには、選択エピタキシャル成長技術を用
いて第１コレクタ層３Ａを形成してある。
Ｂと同じ第２のＳｉＧｅ層に設けられたウエル領域１８
内に形成され、側面に絶縁膜からなるサイドウォール１
５を有するゲート電極１４、低濃度ソース・ドレイン拡
散層１６、ソース・ドレイン拡散層１７からなる。ま
た、ゲート酸化はゲート酸化膜／ＳｉＧｅ界面でのＧｅ
の析出を避けるため低温の高圧酸化、例えばＯ2 雰囲気
中、６００〜７００気圧、５５０℃で厚さ６〜１０ｎｍ
に形成する。製造工程中のその他の熱処理温度はＳｉＧ
ｅ層の歪（ｓｔｒａｉｎ）を維持するため９５０℃より
低温であることが望ましい。また、バイポーラトランジ
スタのコレクタ部の第２のＧｅ濃度分布を有するコレク
タ層３Ｂ上のみには、選択エピタキシャル成長技術を用
いて第１コレクタ層３Ａを形成してある。
【００２０】図５に一般にＢｉＮＭＯＳゲートと呼ばれ
るインバータ回路を示す。同図のインバータ回路におい
てＰ１はＰチャネルＭＯＳトランジスタ、Ｎ１．Ｎ２は
ＮチャネルＭＯＳトランジスタ、Ｑ１はＮＰＮトランジ
スタである。図５に示すようなＢｉＮＭＯＳ回路では、
出力負荷容量を急速に充放電するためバイポーラトラン
ジスタを高コレクタ電流領域で動作させている。このた
め前述したような寄生エネルギ障壁を有するバイポーラ
トランジスタでは回路性能は大きく劣化し、従来のシリ
コンホモ接合トランジスタを用いた場合よりもＢｉＣＭ
ＯＳ回路の負荷駆動能力は悪化してしまう。しかし、本
発明の構造を用いれば寄生エネルギ障壁の発生を抑制で
きＳｉＧｅベースシリコンヘテロ接合バイポーラトラン
ジスタをＢｉＣＭＯＳ回路に適用しても高い駆動能力を
得ることができる。
るインバータ回路を示す。同図のインバータ回路におい
てＰ１はＰチャネルＭＯＳトランジスタ、Ｎ１．Ｎ２は
ＮチャネルＭＯＳトランジスタ、Ｑ１はＮＰＮトランジ
スタである。図５に示すようなＢｉＮＭＯＳ回路では、
出力負荷容量を急速に充放電するためバイポーラトラン
ジスタを高コレクタ電流領域で動作させている。このた
め前述したような寄生エネルギ障壁を有するバイポーラ
トランジスタでは回路性能は大きく劣化し、従来のシリ
コンホモ接合トランジスタを用いた場合よりもＢｉＣＭ
ＯＳ回路の負荷駆動能力は悪化してしまう。しかし、本
発明の構造を用いれば寄生エネルギ障壁の発生を抑制で
きＳｉＧｅベースシリコンヘテロ接合バイポーラトラン
ジスタをＢｉＣＭＯＳ回路に適用しても高い駆動能力を
得ることができる。
【００２１】
【発明の効果】以上説明したように本発明は、少なくと
もベース層およびコレクタ層がゲルマニウムを含む単結
晶シリコン層からなるバイポーラトランジスタのベース
層中のＧｅ濃度をエミッタ層側が低くコレクタ層側が高
い分布にし、コレクタ層中のＧｅ濃度をベース層側が高
く、コレクタ層内部の高濃度Ｎ型埋込み層側が低い分布
としかつこのコレクタ層内のＧｅ濃度がベース層側で急
激に減少し埋込層側で緩やかに減少するように構成する
ことにより、ベース・コレクタ接合界面に生じる寄生エ
ネルギ障壁を抑制することができ、遮断周波数の低下が
抑制された高性能のバイポーラトランジスタが実現でき
る。
もベース層およびコレクタ層がゲルマニウムを含む単結
晶シリコン層からなるバイポーラトランジスタのベース
層中のＧｅ濃度をエミッタ層側が低くコレクタ層側が高
い分布にし、コレクタ層中のＧｅ濃度をベース層側が高
く、コレクタ層内部の高濃度Ｎ型埋込み層側が低い分布
としかつこのコレクタ層内のＧｅ濃度がベース層側で急
激に減少し埋込層側で緩やかに減少するように構成する
ことにより、ベース・コレクタ接合界面に生じる寄生エ
ネルギ障壁を抑制することができ、遮断周波数の低下が
抑制された高性能のバイポーラトランジスタが実現でき
る。
【図１】本発明の一実施例の断面図。
【図２】本発明の実施例の深さ方向の不純物濃度分布お
よびＧｅ含有率を示す図。
よびＧｅ含有率を示す図。
【図３】Ｇｅ含有率とＳｉＧｅ層の臨界膜厚との関係を
示す図。
示す図。
【図４】本発明の適用例の断面図。
【図５】本発明を適用した回路図。
【図６】コレクタ電流密度とｆT との関係を示す図。
【図７】従来のバイポーラトランジスタを説明するため
の深さ方向の不純物濃度分布およびＧｅ含有率を示す
図。
の深さ方向の不純物濃度分布およびＧｅ含有率を示す
図。
【図８】従来例の不具合を説明するためのエネルギバン
ド図。
ド図。
【図９】従来のバイポーラトランジスタの一例の断面
図。
図。
【図１０】従来のバイポーラトランジスタの深さ方向の
不純物濃度分布およびＧｅ含有率を示す図。
不純物濃度分布およびＧｅ含有率を示す図。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込層 ３Ａ 第１コレクタ層 ３Ｂ 第２コレクタ層 ４ 絶縁分離酸化膜 ５ コレクタ引き出し拡散層 ６ 酸化膜 ７ Ｐ型多結晶シリコン層 ８ 窒化膜 ９ サイドウォール（窒化膜） １０ ベース層 １１ エミッタ電極 １２ シリコン基板とエピタキシャルコレクタ界面 １３ エミッタ層 １４ ゲート電極 １５ サイドウォール １６ 低濃度ソース・ドレイン拡散層 １７ ソース・ドレイン拡散層 １８ ウエル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 29/205 Ｈ０１Ｌ 29/205
Claims (1)
- 【請求項１】 ベース層およびコレクタ層がゲルマニウ
ムを含む単結晶シリコン層からなるバイポーラトランジ
スタを含む半導体装置において、前記ベース層中の深さ
方向のゲルマニウム濃度はエミッタ層側が低くコレクタ
層側が高い分布を有し、コレクタ層中の深さ方向のゲル
マニウム濃度はベース層側が高くコレクタ層内部の高濃
度埋込み層側が低い分布を有しかつ該コレクタ層内の深
さ方向のゲルマニウム濃度はベース層側で急激に減少し
埋込み層側で緩やかに減少する分布を有することを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296496A JP2551364B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
| US08/348,216 US5440152A (en) | 1993-11-26 | 1994-11-28 | Heterojunction bipolar transistor having particular Ge distributions and gradients |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296496A JP2551364B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147287A true JPH07147287A (ja) | 1995-06-06 |
| JP2551364B2 JP2551364B2 (ja) | 1996-11-06 |
Family
ID=17834308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296496A Expired - Fee Related JP2551364B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5440152A (ja) |
| JP (1) | JP2551364B2 (ja) |
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