JPH07142501A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 内蔵した縦型トランジスタのコレクタ抵抗の
低抵抗化を実現して、縦型トランジスタの特性を大幅に
改善できる上に、チップコストを低減できる半導体集積
回路を提供する。 【構成】 この半導体集積回路は、内蔵した縦型ＰＮＰ
トランジスタのコレクタを構成するＰ型埋め込み拡散層
５と導電型が異なるＮ型半導体基板１を有する。 【効果】 Ｎ型半導体基板１とＰ型埋め込み拡散層とを
分離する埋め込み分離拡散層が不必要になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路に関
し、特に、縦型ＰＮＰトランジスタを含んだ半導体集積
回路に関する。

【０００２】

【従来の技術】従来、この種の縦型ＰＮＰトランジスタ
を内蔵した半導体集積回路の製造方法を図９から図１５
を順に参照して説明する。

【０００３】まず、図９に示すように、Ｐ型半導体基板
６０の表面の縦型ＰＮＰトランジスタ形成予定領域に、
Ｎ型埋め込み分離拡散層６１を形成する。つぎに、縦型
ＮＰＮトランジスタを形成する予定の領域に、Ｎ型埋め
込み拡散層３４を形成する。次に、上記Ｎ型埋め込み分
離拡散層６１を取り囲み、かつ、上記Ｎ型埋め込み拡散
層３４を取り囲むＰ型埋め込み分離拡散層５１を形成す
る。このＰ型埋め込み分離拡散層５１は、上記縦型ＰＮ
Ｐトランジスタと上記縦型ＮＰＮトランジスタとを電気
的に分離するために形成される。

【０００４】なお、上記Ｎ型埋め込み分離拡散層６１
は、上記縦型ＰＮＰトランジスタのコレクタとＰ型半導
体基板６０とを電気的に絶縁するために形成される。ま
た、上記Ｎ型埋め込み拡散層３４は、上記縦型ＮＰＮト
ランジスタのコレクタ抵抗の低減と寄生効果の低減のた
めに形成される。

【０００５】次に、上記縦型ＰＮＰトランジスタ形成予
定領域にある上記Ｎ型埋め込み分離拡散層６１の上面部
の内側の領域に、不純物を重畳して拡散することによっ
て、Ｐ型埋め込み拡散層５２を形成する。このＰ型埋め
込み拡散層５２は、上記縦型ＰＮＰトランジスタのコレ
クタとなる。

【０００６】次に、図１０に示すように、上記Ｐ型半導
体基板６０の表面にＮ型エピタキシャル層３５を成長さ
せる。この成長時に、上記Ｎ型埋め込み分離拡散層６
１，Ｐ型埋め込み分離拡散層５１およびＮ型埋め込み拡
散層３４，Ｐ型埋め込み拡散層５２は、上下方向に拡散
させられて、所定の寸法だけ厚さが増す。

【０００７】次に、図１１に示すように、上記Ｎ型エピ
タキシャル層３５の表面から、上記Ｐ型埋め込み分離拡
散層５１に対向する領域に、不純物を拡散させて、上記
領域にＰ型分離拡散層３６を形成する。上記Ｐ型分離拡
散層３６と上記Ｐ型埋め込み分離拡散層５１によって、
上記縦型ＰＮＰトランジスタと上記縦型ＮＰＮトランジ
スタとが電気的に分離させられる。

【０００８】また、上記Ｐ型分離拡散層３６の形成と同
時に、上記縦型ＰＮＰトランジスタのコレクタの電気的
な引き出し部としてのＰ型拡散層３７を、上記コレクタ
を構成するＰ型埋め込み拡散層５２の縁部上に形成す
る。上記Ｐ型拡散層３７は、Ｐ型埋め込み拡散層５２ま
で延在しており、Ｎ型エピタキシャル層３５の一部分を
取り囲んでいる。

【０００９】次に、上記Ｐ型拡散層３７によって取り囲
まれた領域すなわちベース領域にあるＮ型エピタキシャ
ル層３５の表面から不純物を拡散させて、Ｎ型拡散層３
８を形成する。このＮ型拡散層３８は、ベース領域の不
純物濃度を高濃度にさせ、コレクタ‐エミッタ間の耐圧
を高くする役目をする。さらに、上記Ｎ型拡散層３８
は、上記Ｎ型エピタキシャル層３５の厚さや比抵抗のバ
ラツキに起因するｈfe値(直流エミッタ接地電流増幅率)
のバラツキを抑える役目をする。

【００１０】次に、図１２に示すように、Ｎ型エピタキ
シャル層３５の表面からＰ型不純物を選択拡散して、上
記縦型トランジスタのベース領域にあるＮ型拡散層３８
の表面部にエミッタ拡散層３９と、上記縦型ＮＰＮトラ
ンジスタのベース拡散層４０とを同時に形成する。

【００１１】最後に、図１３に示すように、上記縦型Ｐ
ＮＰトランジスタのベースを構成するＮ型拡散層３８の
表面部にベースコンタクト用Ｎ型拡散層４１を形成す
る。同時に、上記縦型ＮＰＮトランジスタのベース拡散
層４０の一部にエミッタ拡散層４２を形成し、縦型ＮＰ
Ｎトランジスタ領域のエピタキシャル層３５の表面部の
一部にコレクタコンタクト用拡散層４３を形成する。そ
して、上記各トランジスタ領域上に適宜にメタル配線を
施すことによって、縦型ＰＮＰトランジスタを内蔵した
半導体集積回路が完成する。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路では、内蔵した上記縦型ＰＮＰトラ
ンジスタのコレクタとなるＰ型埋め込み拡散層５２と、
Ｎ型埋め込み分離拡散層６１とがＰ型半導体基板６０の
表面から拡散されており、かつ、上記拡散層５２と上記
分離拡散層６１とは不純物の極性が逆であるから、互い
に相手を補償してしまう。したがって、コレクタ層すな
わちＰ型埋め込み拡散層５２を低抵抗化することができ
ない。このように、縦型ＰＮＰトランジスタのコレクタ
抵抗を低抵抗化することができないから、利得帯域幅積
ｆ_Tを高くすることができず、さらには、飽和時のＶｃ
ｅ(コレクタ−エミッタ間電圧)を低くすることができな
いという問題がある。

【００１３】ところで、上記Ｐ型埋め込み拡散層５２の
不純物濃度を高くすれば、コレクタ層を低抵抗化するこ
とができるが、この場合、Ｐ型埋め込み拡散層５２から
不純物がアウトディフュージョンして、周辺デバイスに
悪影響を及ぼす懸念がある。また、Ｐ型埋め込み拡散層
５２の不純物濃度を高くすると、Ｐ型埋め込み拡散層５
２の上方拡散が大きくなり、ベース幅のバラツキ、ひい
てはデバイス特性のバラツキが発生するという問題があ
る。

【００１４】これらの問題に対して、種々の対策が検討
されており、たとえば、図１４に示す構造の半導体集積
回路が提案されている(特開昭５７−１６２３６１
号）。図１４において、図１３に示した半導体集積回路
の部分と同じ機能を果たす部分には、図１３で用いた記
号と同じ記号を付している。この半導体集積回路は、図
１３に示した半導体集積回路と同様に、図中右側には縦
型ＮＰＮトランジスタが形成されており、左側には縦型
ＰＮＰトランジスタが形成されている。

【００１５】上記半導体集積回路は、その製造時に、ま
ず、Ｐ型半導体基板６０の表面の縦型ＰＮＰトランジス
タ形成予定領域と縦型ＮＰＮトランジスタ形成予定領域
とに、それぞれ、Ｎ型埋め込み分離拡散層６３を形成す
る。次に、Ｎ型エピタキシャル層６５を成長させ、更
に、縦型ＰＮＰトランジスタと縦型ＮＰＮトランジスタ
とを電気的に分離するためのＰ型埋め込み分離拡散層６
４を形成する。次に、エピタキシャル層６５の表面の縦
型ＰＮＰトランジスタ形成予定領域にＰ型埋め込み拡散
層６６を形成し、さらに上記縦型ＮＰＮトランジスタ形
成予定領域にＮ型埋め込み拡散層３４を形成する。その
後は、図１３の半導体集積回路を形成したのと同じよう
にして、各層を形成して、図１４に示す構造の半導体集
積回路を形成する。

【００１６】図１４に示す構造の半導体集積回路では、
その製造時に、縦型ＰＮＰトランジスタのＮ型埋め込み
分離拡散層６３は、Ｐ型半導体基板６０の表面から拡散
される。一方、Ｐ型埋め込み拡散層６６は、Ｎ型エピタ
キシャル層６５の表面から拡散される。したがって、図
１４に示す構造によれば、図１３に示す構造で問題であ
ったＮ型埋め込み分離拡散層とＰ型埋め込み拡散層との
補償をなくすることができ、縦型ＰＮＰトランジスタの
コレクタ抵抗を低抵抗化することができる。したがっ
て、図１４に示す構造によれば、縦型ＰＮＰトランジス
タのデバイス特性を向上させることができる。

【００１７】しかしながら、図１４に示す構造の半導体
集積回路は、図１３に示す半導体集積回路に比べて、製
造工程数が増加するので、コストが高くなるという問題
がある。また、製造プロセスが複雑になるので、歩留ま
りが低下してしまうという問題もある。

【００１８】また、たとえば、図１５に示す構造の半導
体集積回路が提案されている(特公平４−７２３９０)。
図１５において、図１３に示した半導体集積回路の部分
と同じ機能を果たす部分には図１３で用いた記号と同じ
記号を付している。この半導体集積回路は、図１３に示
した半導体集積回路と同様に図中右側には縦型ＮＰＮト
ランジスタが形成されており、左側には、縦型ＰＮＰト
ランジスタが形成されている。上記半導体集積回路は、
その製造時にまず、Ｎ型半導体基板６８の表面の縦型Ｐ
ＮＰトランジスタ形成予定領域と縦型ＮＰＮトランジス
タ形成予定領域とに、それぞれ、縦型ＰＮＰトランジス
タのコレクタとなるＰ型埋め込み拡散層７０と、各素子
を電気的に分離するためのＰ型埋込み拡散層６９を同時
に拡散し、形成する。次にＮ型エピタキシャル層３５を
成長させる。その後は図１４の半導体集積回路を形成し
たのと同じようにして各層を形成して図１５に示す構造
の半導体集積回路を形成する。図１５に示す構造の半導
体集積回路では、その製造時に、Ｎ型半導体基板６８を
使用している。従って、図１５に示す構造によれば、図
１３に示す構造で問題であったＮ型埋め込み分離拡散層
とＰ型埋め込み拡散層との補償をなくする事ができ、縦
型ＰＮＰトランジスタのコレクタ抵抗を低抵抗化でき
る。従って、図１５に示す構造によれば、図１３に示す
構造に対し縦型ＰＮＰトランジスタのデバイス特性を向
上させる事ができる。しかしながら、図１５に示す構造
では、縦型ＰＮＰトランジスタのコレクタとなるＰ型埋
込み拡散層７０は、Ｐ型埋込み拡散層６９と同時に形成
されているため、Ｐ型埋込み拡散層７０の拡散深さはＰ
型埋め込み拡散６９の拡散深さと同等になる。Ｐ型埋込
み拡散層６９は縦型ＮＰＮトランジスタの寄生動作を防
止するためには、できるだけ深い拡散が必要であり、例
えばＸj＝１０μmである。この時のＰ型埋込み拡散層６
９の横方向の拡がりは、８μmとなる。Ｐ型埋込み拡散
層７０も同じように８μm拡がる。

【００１９】したがって、Ｐ型埋込み拡散層６９とＰ型
埋込み拡散層７０を形成するには、その間隔が１６μm
以上必要となるため、縦型ＰＮＰトランジスタの占有面
積が増大し、ひいては、チップサイズの増大につながる
ため、チップ当たりのコストが高くなる問題がある。

【００２０】そこで、この発明の目的は、内蔵した縦型
ＰＮＰトランジスタのコレクタ抵抗の低抵抗化を実現し
て、縦型トランジスタの特性を大幅に向上できる上、縦
型ＰＮＰトランジスタの占有面積縮小によりチップコス
ト低減化できる半導体集積回路を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の半導体集積回路は、第１導電型半
導体基板と、この第１導電型半導体基板の上に形成され
た第１導電型半導体層と、縦型トランジスタを含む信号
処理回路を備える半導体集積回路において、上記第１導
電型半導体層が、上記縦型トランジスタのベースを構成
しており、上記第１導電型半導体基板と上記第１導電型
半導体層との間に形成され、上記縦型トランジスタのコ
レクタを構成している第１の第２導電型拡散層と、上記
第１導電型半導体層上に境を接して形成され、上記縦型
トランジスタのエミッタを構成している第２の第２導電
型拡散層と、分離用に形成した第２導電型の埋込み拡散
層とを備え、前記第１の第２導電型拡散層を、上記分離
用に形成した第２導電型の埋込み拡散層よりも、高不純
物濃度で浅い拡散にしたことを特徴としている

【００２２】また、請求項２の発明は、請求項１に記載
の半導体集積回路において、上記縦型トランジスタのコ
レクタを構成している第１の第２導電型拡散層の周辺を
囲い込む第１導電型拡散層を備えたことを特徴としてい
る。

【００２３】また、請求項３の発明は、請求項１に記載
の半導体集積回路において、上記第１導電型半導体基板
の一部が構成する活性層を備えると共に、上記活性層の
上に形成された第１導電型半導体層と上記活性層との間
に形成された第２導電型拡散層、もしくは、上記活性層
の表面に形成された第２導電型拡散層を含む受光素子を
備えたことを特徴としている。

【００２４】また、請求項４の発明は、請求項３に記載
の半導体集積回路において、上記第１半導体基板を、高
抵抗基板としたことを特徴としている。

【００２５】

【作用】上記請求項１の発明の半導体集積回路の半導体
基板は、縦型トランジスタのコレクタを構成する第１の
第２導電型拡散層を分離用の第２導電型の埋め込み拡散
層よりも高不純物濃度(低抵抗)にしたから、従来例に比
べて内蔵した縦型トランジスタのコレクタ抵抗を小さく
できる。

【００２６】また、縦型トランジスタのコレクタを構成
する上記第２導電型拡散層を上記分離用の第２導電型の
埋め込み拡散層よりも浅い拡散にしたから、図１５に示
す従来例で発生した縦型トランジスタの占有面積の増大
をまねかない。

【００２７】このように、本発明によれば、縦型トラン
ジスタの特性を大幅に改善することができる。しかも、
縦型トランジスタの占有面積の増大によるチップコスト
の増大を防止できる。

【００２８】また、請求項２の発明によれば、縦型トラ
ンジスタのコレクタを構成する上記第２導電型拡散層と
上記分離用の第２導電型（Ｐ型)の埋込み拡散層との間
にチャンネルストッパーとして第１導電型(Ｎ型埋め込
み)拡散層が形成されている。したがって、縦型トラン
ジスタのコレクタを構成する第２導電型拡散層と上記分
離用の第２導電型埋め込み拡散層のスペースを縮小で
き、チップ面積の縮小化が図れるから、コストの低減が
実現できる。

【００２９】また、請求項３の発明によれば、受光素子
を内蔵した半導体集積回路が実現される。また、請求項
４の発明によれば、上記第１半導体基板を高抵抗基板に
したので、上記受光素子の光電変換効率が向上でき、ま
た受光素子の接合容量を低減でき、受光素子の高速化が
可能となる。従来例で示したようなＰ型半導体基板を用
いて受光素子を内蔵した場合、その受光素子の光電変換
効率の向上と高速化を図るためにはＮ型半導体基板と同
様、Ｐ型半導体基板を高抵抗化すればよい。しかしそう
した場合、同時に形成している縦型ＮＰＮトランジスタ
の寄生動作を防止するために、図１５に示したようなＰ
型埋め込み分離拡散が必要となる。また、Ｐ型半導体基
板を使う事によって縦型ＰＮＰトランジスタのコレクタ
を構成する拡散層と半導体基板を分離するＮ型埋込み分
離拡散層も必要となり工程が増加してしまう。しかし、
この請求項４の発明によれば、請求項１の発明に対し、
新たに工程が増加することもなく、受光素子の高感度高
速化が達成できる。逆に高抵抗基板を使うことによって
縦型ＰＮＰトランジスタのコレクタとなるＰ型埋め込み
拡散を補償するＮ型不純物濃度が低くなるため、コレク
タ抵抗を低抵抗化できるメリットがある。

【００３０】また、縦型ＮＰＮトランジスタ形成領域の
Ｐ型埋め込み分離拡散を低抵抗化できるからラッチアッ
プに対しても強くなるメリットがある。

【００３１】

【実施例】以下、この発明を図示の実施例により詳細に
説明する。

【００３２】本発明の半導体集積回路の第１実施例を、
その製造方法を示す図１から図６を順に参照しながら説
明する。

【００３３】まず、図１に示すように、Ｎ型半導体基板
１の表面の縦型ＰＮＰトランジスタ形成予定領域に、Ｐ
型埋め込み分離拡散層２を形成する。上記拡散層２は、
たとえばボロンを拡散することによって形成する。つぎ
に、上記縦型ＮＰＮトランジスタ形成予定領域のＰ型埋
め込み分離拡散層２の内側の一部にＮ型埋め込み拡散層
３を形成する。この拡散層３は、たとえばアンチモンを
拡散することによって形成する。上記Ｎ型埋め込み拡散
層３はＮＰＮトランジスタのコレクタとして働く。

【００３４】次に、図２に示すように、Ｎ型半導体基板
１の表面のＰ型埋め込み分離拡散層２の縁部および一部
にＰ型分離拡散層４を形成し、同時にＮ型半導体基板１
の表面の縦型ＰＮＰトランジスタ形成予定領域にコレク
タ用埋め込み拡散層５を形成する。拡散層４は縦型ＮＰ
Ｎトランジスタ等の信号処理回路を用いる各素子を電気
的に分離するためのものである。次に、上記Ｎ型半導体
基板１および拡散層２,３,４,５の表面全面にＮ型エピ
タキシャル層６を周知のエピタキシャル成長技術によっ
て成長させる。このエピタキシャル成長時に、コレクタ
用埋め込み拡散層５とＰ型埋め込み分離拡散層２とＰ型
分離拡散層４およびＮ型埋め込み拡散層３を上下方向に
拡散させて、所定の幅のコレクタ用埋め込み拡散層５と
Ｐ型埋め込み拡散層２とＰ型分離拡散層４およびＮ型埋
め込み拡散層３を得る。

【００３５】次に、図３に示すように、上記Ｎ型エピタ
キシャル層６の表面から、各素子を分離するためのＰ型
分離拡散層７を所定の場所に、Ｐ型分離拡散層４に達す
るように拡散させて形成する。またこれと同時に、上記
縦型ＰＮＰトランジスタのコレクタを取り出すためのＰ
型拡散層８をコレクタ用埋め込み拡散層５に達するよう
に拡散させて形成する。つぎに、図４に示すように、上
記エピタキシャル層６の表面から縦型ＰＮＰトランジス
タのベース領域のみにＮ型拡散層９を形成する。このＮ
型拡散層９は、ベース領域の不純物濃度を高めて、コレ
クターエミッタ間耐圧を高める役割をする。また上記Ｎ
型拡散層９は、エピタキシャル層の厚さ及び比抵抗バラ
ツキに起因するｈｆｅ(直流エミッタ接地電流増幅率)の
バラツキを抑える役割も果たす。

【００３６】次に、図５に示すように、上記Ｎ型拡散層
９の表面及びエピタキシャル層６の表面からＰ型不純物
を選択拡散して、縦型ＰＮＰトランジスタのベース領域
であるＮ型拡散層９の表面にエミッタ拡散層１０を形成
し、同時に縦型ＮＰＮトランジスタのベース拡散層１１
を形成する。その後、縦型ＰＮＰトランジスタのＮ型拡
散層９の表面部にＮ型ベースコンタクト用拡散層１２を
形成する。同時に縦型ＮＰＮトランジスタのベース拡散
層１１の一部にエミッタ拡散層１３を形成し、縦型ＮＰ
Ｎトランジスタ領域のエピタキシャル層６の表面部の一
部に同時にコレクタコンタクト用拡散層１４を形成す
る。

【００３７】次に、図６に示すように、図１〜図５では
図示省略していたＮ型エピタキシャル層６の表面のＳｉ
Ｏ₂からなる保護膜１５の所望の箇所に窓を開けて、周
知のメタル形成技術とパターニング技術とを用いて、縦
型ＰＮＰトランジスタのエミッタ電極１６,ベース電極
１７,コレクタ電極１８を形成し、同時に縦型ＮＰＮト
ランジスタのエミッタ電極１９,ベース電極２０,コレク
タ電極２１を形成して本発明の半導体集積回路の実施例
を完成させる。

【００３８】上記半導体集積回路は、コレクタを構成す
るＰ型埋め込み拡散層５をＰ型埋め込み分離拡散層２よ
りも高不純物濃度にした。したがって、上記第１実施例
は、従来例に比べて、内蔵した縦型ＰＮＰトランジスタ
のコレクタ抵抗を小さくできる。

【００３９】したがって、上記第１実施例によれば、縦
型ＰＮＰトランジスタの特性を大幅に改善することがで
きる。また、上記第１実施例は、縦型ＰＮＰトランジス
タのコレクタを構成するＰ型埋め込み拡散層５は、Ｐ型
埋め込み分離拡散層２よりも浅い拡散で形成されている
から、Ｎ型半導体基板に縦型ＰＮＰトランジスタのコレ
クタを構成するＰ型埋め込み拡散層７０を分離用のＰ型
埋込み拡散層６９と同じに深い拡散にしている従来例よ
りも、縦型ＰＮＰトランジスタの占有面積を小さくする
ことができる。

【００４０】従って、上記第１実施例によれば従来例に
比べて、チップ面積を小さくする事ができ、コストを低
減することができる。

【００４１】次に、図７に本発明の第２実施例を示す。
この第２実施例は、第１実施例と異なる部分について重
点的に説明する。

【００４２】この第２実施例は、上記Ｐ型埋め込み分離
拡散層２と縦型ＰＮＰトランジスタのコレクタを構成す
るＰ型埋め込み拡散層５の間にＰ型埋め込み拡散層５を
囲むようにＮ型埋め込み拡散層２２を備えた点が第１実
施例と異なる。したがって、この第２実施例によれば、
Ｎ型埋め込み拡散層２２がない第１実施例に比べて、Ｐ
型埋め込み分離拡散層２からの横方向の空乏層の拡がり
が抑えられ、デバイスを縮小化することができる。図７
においては、Ｐ型埋め込み分離拡散層２とＮ型埋め込み
拡散層２２とが間隔をおいて形成されているが、接合耐
圧およびリーク電流が問題にならない限り両者(拡散層
２と拡散層２２)を接触させて、Ｐ型埋め込み拡散層の
拡がり拡散を抑えてさら縮小してもかまわない。

【００４３】次に、図８に第３実施例を示す。この第３
実施例は、上記第１実施例の縦型トランジスタに隣接し
た受光素子であるフォトダイオードを備えたものであ
る。

【００４４】上記フォトダイオードは、Ｎ型半導体基板
１を活性領域としている。また、アノード拡散層２３、
２４は、縦型ＰＮＰトランジスタのコレクタを構成する
Ｐ型埋め込み拡散層５とコレクタを取り出すためのＰ型
拡散層８を形成するのと同時に形成されたものである。

【００４５】そして、アノード拡散層２３、２４に隣接
するＮ型エピタキシャル層６とＮ型半導体基板１がカソ
ードをなす。カソードコンタクト用拡散層２６は、縦型
ＰＮＰトランジスタのベースコンタクト用拡散層１２を
形成すると同時に形成されたものである。なお、アノー
ド拡散層２３、２４の形成方法は、周知のどのような方
法を用いてもよく、アノード電極およびカソード電極の
取り出し方法および形成方法は周知のいかなる方法を用
いてもよい。また、Ｎ型半導体基板１の比抵抗は、どの
ような値に設定してもよい。この第３実施例のように、
フォトダイオードを内蔵した場合には、Ｎ型半導体基板
１の比抵抗を比較的高く、例えば３０Ωｃｍ以上に設定
することによって、光を電気に変換する変換効率を向上
させることができ、しかも、フォトダイオードの容量が
低減させることができるので、フォトダイオードの高速
化と高感度化を実現できる。なお、この実施例では、受
光素子としてフォトダイオードを内蔵したが、フォトト
ランジスタを内蔵してもよい。また、第３実施例に示す
通りＮ型半導体基板を用いることにより、Ｐ型半導体基
板に対し寄生電流をＮ型半導体基板とＰ型埋め込み分離
拡散層２間で消費できるため、寄生光電流が回路部に流
れ込むことを防止できるメリットがある。

【００４６】なお、上記第１,第２,第３実施例では、接
合分離方式の半導体集積回路としたが、酸化膜分離方式
の半導体集積回路としてもよい。本発明は、酸化膜分離
方式の半導体集積回路であっても、通常のバイポーラＩ
Ｃの製造工程によって製造することができる。本発明に
よれば、縦型トランジスタを内蔵した極めて性能が良い
バイポーラＩＣが実現される。

【００４７】また、この発明の半導体集積回路は、能動
素子として、バイポーラトランジスタだけでなく、電界
効果トランジスタ(ＦＥＴ)を内蔵してもよい。

【００４８】

【発明の効果】以上より明らかなように、請求項１の発
明の半導体集積回路は、半導体基板の導電型と、縦型Ｐ
ＮＰトランジスタのコレクタを構成する拡散層の導電型
とを異ならせ、縦型ＰＮＰトランジスタのコレクタを構
成する拡散層を、分離用に形成した第２導電型の埋込み
また拡散層よりも浅く高不純物濃度の拡散層にしたもの
である。従って、この発明によれば、コレクトを構成す
る拡散層と分離用埋込み拡散層が同じ深さで不純物濃度
が等しい従来例に比べて、内蔵した縦型ＰＮＰトランジ
スタのコレクタ抵抗を小さくできる。したがって、縦型
ＰＮＰトランジスタの特性を大幅に改善できる。

【００４９】また、請求項１の発明の半導体集積回路
は、縦型ＰＮＰトランジスタのコレクタを構成する拡散
層を例えばＸｊ＝１.５μm程度の浅い拡散にできるの
で、上記コレクタを構成する拡散層の横方向の拡がりを
従来例に比べて大幅に抑えることができ、縦型ＰＮＰト
ランジスタの占有面積を大幅に縮小できる。従って、半
導体集積回路のチップ面積を縮小でき、コストの低減が
できる。また、請求項２の発明は、請求項１に記載の半
導体集積回路において縦型ＰＮＰトランジスタのコレク
タを構成する拡散層とＰ型埋め込み分離拡散層の間にＮ
型埋め込み拡散層を備えたものである。

【００５０】したがって、請求項２の発明によれば、縦
型ＰＮＰトランジスタのコレクタを構成する拡散層とＰ
型埋め込み分離拡散層の間隔を狭くしても、短絡するこ
とがない。よって、さらなる半導体集積回路のチップ面
積を縮小でき、コストの低減ができる。

【００５１】また、請求項３の発明は、請求項１に記載
の半導体集積回路において、上記第１導電型半導体基板
の一部が構成する活性層と、上記活性層の上に形成され
た第１導電型半導体層と上記活性層との間に形成された
第２導電型拡散層、もしくは上記活性層の表面に形成さ
れた第２導電型拡散とを含む受光素子を備えたから受光
素子を含む半導体集積回路を実現できる。

【００５２】また、請求項４の発明は、請求項３に記載
の半導体集積回路において、上記第１半導体基板を、高
抵抗基板としたので、上記受光素子の光電変換効率を向
上させ、高速動作を実現することができる。

【図面の簡単な説明】

【図１】 この発明の半導体集積回路の第１実施例の製
造工程を説明する図である。

【図２】 上記第１実施例の製造工程を説明する図であ
る。

【図３】 上記第１実施例の製造工程を説明する図であ
る。

【図４】 上記第１実施例の製造工程を説明する図であ
る。

【図５】 上記第１実施例の製造工程を説明する図であ
る。

【図６】 上記第１実施例の断面図である。

【図７】 この発明の第２実施例の断面図である。

【図８】 この発明の第３実施例の断面図である。

【図９】 従来の半導体集積回路の製造工程を説明する
図である。

【図１０】 上記従来の半導体集積回路の製造工程を説
明する図である。

【図１１】 上記従来の半導体集積回路の製造工程を説
明する図である。

【図１２】 上記従来の半導体集積回路の製造工程を説
明する図である。

【図１３】 上記従来の半導体集積回路の断面図であ
る。

【図１４】 他の従来の半導体集積回路の断面図であ
る。

【図１５】 他の従来の半導体集積回路の断面図であ
る。

【符号の説明】

１,６…Ｎ型半導体基板、 ２,４,５,２３,５１,５２,６４,６６…Ｐ型埋め込み拡
散層、 ３,２２,３４,６１,６２,６３…Ｎ型埋め込み拡散層、 ６,３５,６５,６７…Ｎ型エピタキシャル層、 ７,８,１０,１１,２４,２５,３６,３７,３９,４０…Ｐ
型拡散層、 １２,１３,１４,２６,３８,４１,４２,４３…Ｎ型拡散
層、 １５…表面保護膜、１６,１７,１８,１９,２０,２１,２
７,２８…電極、

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板と、この第１導電
   型半導体基板の上に形成された第１導電型半導体層と、
   縦型トランジスタを含む信号処理回路を備える半導体集
   積回路において、 上記第１導電型半導体層が、上記縦型トランジスタのベ
   ースを構成しており、 上記第１導電型半導体基板と上記第１導電型半導体層と
   の間に形成され、上記縦型トランジスタのコレクタを構
   成している第１の第２導電型拡散層と、 上記第１導電型半導体層上に境を接して形成され、上記
   縦型トランジスタのエミッタを構成している第２の第２
   導電型拡散層と、 分離用に形成した第２導電型の埋込み拡散層とを備え、 前記第１の第２導電型拡散層を、上記分離用に形成した
   第２導電型の埋込み拡散層よりも、高不純物濃度で浅い
   拡散にしたことを特徴とする半導体集積回路。
2. 【請求項２】 請求項１に記載の半導体集積回路におい
   て、 上記縦型トランジスタのコレクタを構成している第１の
   第２導電型拡散層の周辺を囲い込む第１導電型拡散層を
   備えたことを特徴とする半導体集積回路。
3. 【請求項３】 請求項１に記載の半導体集積回路におい
   て、 上記第１導電型半導体基板の一部が構成する活性層を備
   えると共に、上記活性層の上に形成された第１導電型半
   導体層と上記活性層との間に形成された第２導電型拡散
   層、もしくは、上記活性層の表面に形成された第２導電
   型拡散層を含む受光素子を備えたことを特徴とする半導
   体集積回路。
4. 【請求項４】 請求項３に記載の半導体集積回路におい
   て、 上記第１半導体基板を、高抵抗基板としたことを特徴と
   する半導体集積回路。