JPH0713912A - 入出力処理ｉｃ - Google Patents
入出力処理ｉｃInfo
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- JPH0713912A JPH0713912A JP18453793A JP18453793A JPH0713912A JP H0713912 A JPH0713912 A JP H0713912A JP 18453793 A JP18453793 A JP 18453793A JP 18453793 A JP18453793 A JP 18453793A JP H0713912 A JPH0713912 A JP H0713912A
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Abstract
(57)【要約】
【目的】入出力処理ICを、CPU に対し軽負担な処理と
し、コンパクトにする。 【構成】A/D 変換器102,デジタル入力104,デジタル出力
106 を一チップにした、車両制御機器用の入出力処理IC
100で、各ブロックは内部バス110 で接続されている。
マイコン200 とはSin,Sout,CLK,LD/LATCH の４ラインで
接続され、シリアル通信ブロック108 でマイコン側とシ
リアル通信を行う。データを同時にマイコン側と受渡し
するには、それぞれの側にシフトレジスタを用意し、上
位ビットのシフト先を、相手のシフトレジスタの下位ビ
ットとする。このような構成で、指令データの送信と入
力データの受信とを同時に行うことができ、処理時間も
短縮できる。送信されてくる指令データの先頭にはA/D
変換か入力かを指示するコマンド、続いてチャンネルを
指定するビットもしくは出力データが用意される。
し、コンパクトにする。 【構成】A/D 変換器102,デジタル入力104,デジタル出力
106 を一チップにした、車両制御機器用の入出力処理IC
100で、各ブロックは内部バス110 で接続されている。
マイコン200 とはSin,Sout,CLK,LD/LATCH の４ラインで
接続され、シリアル通信ブロック108 でマイコン側とシ
リアル通信を行う。データを同時にマイコン側と受渡し
するには、それぞれの側にシフトレジスタを用意し、上
位ビットのシフト先を、相手のシフトレジスタの下位ビ
ットとする。このような構成で、指令データの送信と入
力データの受信とを同時に行うことができ、処理時間も
短縮できる。送信されてくる指令データの先頭にはA/D
変換か入力かを指示するコマンド、続いてチャンネルを
指定するビットもしくは出力データが用意される。
Description
【０００１】
【産業上の利用分野】本発明は、制御用等のコンピュー
タに接続される入出力処理ＩＣに関し、特に複数の入出
力機能をもつ入出力処理ＩＣに関する。
タに接続される入出力処理ＩＣに関し、特に複数の入出
力機能をもつ入出力処理ＩＣに関する。
【０００２】
【従来の技術】従来例として図８に示されるような構成
で、Ａ／Ｄ変換器、デジタル入力、デジタル出力等のマ
イクロコンピュータ（以下マイコン）の周辺ＩＣは、個
別の素子として形成され、それぞれマイコンのＣＰＵの
周辺の基板上に信号線が引き回されて接続されていた。
これは各ＩＣは個別に設計、製造されることが多く、そ
の間の信号ラインのノイズ対策の必要性から付加的な部
品を必要とし、また、目的によって構成を変えたりする
場合に自由度があるため、周辺ＩＣを含めて形成するこ
とはなかった。
で、Ａ／Ｄ変換器、デジタル入力、デジタル出力等のマ
イクロコンピュータ（以下マイコン）の周辺ＩＣは、個
別の素子として形成され、それぞれマイコンのＣＰＵの
周辺の基板上に信号線が引き回されて接続されていた。
これは各ＩＣは個別に設計、製造されることが多く、そ
の間の信号ラインのノイズ対策の必要性から付加的な部
品を必要とし、また、目的によって構成を変えたりする
場合に自由度があるため、周辺ＩＣを含めて形成するこ
とはなかった。
【０００３】またこのような構成であるので、データ取
り込みには高速で入出力を繰り返すことが難しい。例え
ばＡ／Ｄ変換は一般に１０ビット逐次比較型で、Ａ／Ｄ
変換に要する時間は、逐次比較型で0.2ms 〜 0.3msを要
する。そのために、所定時間に決まった回数の変換デー
タを入力する際、その他の割込処理が入って、その割込
を処理する間にもう次のデータをサンプリングしなくて
はならなくなり、所定時間内に目標通りのデータを収集
することが阻害される場合もあった。
り込みには高速で入出力を繰り返すことが難しい。例え
ばＡ／Ｄ変換は一般に１０ビット逐次比較型で、Ａ／Ｄ
変換に要する時間は、逐次比較型で0.2ms 〜 0.3msを要
する。そのために、所定時間に決まった回数の変換デー
タを入力する際、その他の割込処理が入って、その割込
を処理する間にもう次のデータをサンプリングしなくて
はならなくなり、所定時間内に目標通りのデータを収集
することが阻害される場合もあった。
【０００４】
【発明が解決しようとする課題】個々に素子が形成され
ているとそれぞれのＩＣに対する信号線が必要となり、
部品の占める面積ばかりでなく、配線面積もかなりの範
囲を取り、さらに配線が多いのでマイコン側に多くの端
子を必要とし、プログラムもそれぞれ必要となって煩雑
であるという問題がある。さらにまた、個別のプログラ
ムの処理が遅れて、必要とされる制御に影響を生じると
いう問題がある。
ているとそれぞれのＩＣに対する信号線が必要となり、
部品の占める面積ばかりでなく、配線面積もかなりの範
囲を取り、さらに配線が多いのでマイコン側に多くの端
子を必要とし、プログラムもそれぞれ必要となって煩雑
であるという問題がある。さらにまた、個別のプログラ
ムの処理が遅れて、必要とされる制御に影響を生じると
いう問題がある。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
め第一発明の構成は、制御用のマイクロコンピュータに
接続され、該マイクロコンピュータとの間で送受信され
るデータが蓄積されるシフトレジスタと、ＩＣの１チッ
プ上に構成された、少なくとも入力バッファ回路と出力
バッファ回路とを有し、出力データを該マイクロコンピ
ュータから前記シフトレジスタにシリアルデータとして
受信して前記出力バッファ回路に出力し、１ビットずつ
の受信に同期して、前記入力バッファ回路に入力された
入力データを前記シフトレジスタを介して該マイクロコ
ンピュータへシリアルデータとして送信する通信手段を
有する。
め第一発明の構成は、制御用のマイクロコンピュータに
接続され、該マイクロコンピュータとの間で送受信され
るデータが蓄積されるシフトレジスタと、ＩＣの１チッ
プ上に構成された、少なくとも入力バッファ回路と出力
バッファ回路とを有し、出力データを該マイクロコンピ
ュータから前記シフトレジスタにシリアルデータとして
受信して前記出力バッファ回路に出力し、１ビットずつ
の受信に同期して、前記入力バッファ回路に入力された
入力データを前記シフトレジスタを介して該マイクロコ
ンピュータへシリアルデータとして送信する通信手段を
有する。
【０００６】第二発明の構成は、制御用のマイクロコン
ピュータに接続され、該マイクロコンピュータとの間で
送受信されるデータが蓄積されるシフトレジスタと、Ｉ
Ｃの１チップ上に構成された、少なくともＡ／Ｄ変換器
と出力バッファ回路とを有し、指令データと出力データ
を該マイクロコンピュータから前記シフトレジスタにシ
リアルデータとして受信する通信手段を有し、前記指令
データが前記Ａ／Ｄ変換器に対するコマンドである時
は、前記出力データは選択すべきＡ／Ｄチャンネルのデ
ータビットと前記出力バッファ回路へ出力するデータビ
ットで構成され、前記指令データが出力関係に対するコ
マンドである時は、前記出力データは前記出力バッファ
回路へ出力するデータビットで構成される。
ピュータに接続され、該マイクロコンピュータとの間で
送受信されるデータが蓄積されるシフトレジスタと、Ｉ
Ｃの１チップ上に構成された、少なくともＡ／Ｄ変換器
と出力バッファ回路とを有し、指令データと出力データ
を該マイクロコンピュータから前記シフトレジスタにシ
リアルデータとして受信する通信手段を有し、前記指令
データが前記Ａ／Ｄ変換器に対するコマンドである時
は、前記出力データは選択すべきＡ／Ｄチャンネルのデ
ータビットと前記出力バッファ回路へ出力するデータビ
ットで構成され、前記指令データが出力関係に対するコ
マンドである時は、前記出力データは前記出力バッファ
回路へ出力するデータビットで構成される。
【０００７】第二発明の関連発明の構成は、前記ＩＣの
１チップ上に入力バッファ回路を有し、前記通信手段
は、前記指令データが該マイクロコンピュータから受信
された段階で、入出力関係のコマンドと判定された場合
に、該マイクロコンピュータへ送出すべきデータ列を、
Ａ／Ｄ変換データと入力バッファ回路に入力された入力
データを含んだデータ列から、入力データのみのデータ
列に切り換えて該マイクロコンピュータへシフト出力す
る手段を有する。
１チップ上に入力バッファ回路を有し、前記通信手段
は、前記指令データが該マイクロコンピュータから受信
された段階で、入出力関係のコマンドと判定された場合
に、該マイクロコンピュータへ送出すべきデータ列を、
Ａ／Ｄ変換データと入力バッファ回路に入力された入力
データを含んだデータ列から、入力データのみのデータ
列に切り換えて該マイクロコンピュータへシフト出力す
る手段を有する。
【０００８】
【作用】デジタル入出力、Ａ／Ｄ変換など各機能のＩＣ
からのパラレルデータが、内部バスを通じて、シリアル
通信ブロックにより、シリアルデータとして、わずかな
信号ラインでマイコンとやりとりされ、マイコン側から
の指令と、周辺ＩＣからのデータとが同時に交換され
る。１チップ構成であるので、マイコン側は、単一のル
ーチンでコマンドを切り換えて、短いプログラムでデー
タ通信を行うことができる。
からのパラレルデータが、内部バスを通じて、シリアル
通信ブロックにより、シリアルデータとして、わずかな
信号ラインでマイコンとやりとりされ、マイコン側から
の指令と、周辺ＩＣからのデータとが同時に交換され
る。１チップ構成であるので、マイコン側は、単一のル
ーチンでコマンドを切り換えて、短いプログラムでデー
タ通信を行うことができる。
【０００９】
【発明の効果】周辺ＩＣがひとまとめになり、信号ライ
ンが減少するので、基板のスペースが不要となり、装置
がコンパクトになる。また多種のデータをわずかなシリ
アルラインでマイコン側と通信でき、装置の一部として
組み込むことが容易になる。またＣＰＵの設計にも余裕
がとれる。またＣＰＵのプログラムを短くできて、処理
が短時間で実行できるので、無駄な実行時間が省け、制
御等に有効に利用できるようになる。
ンが減少するので、基板のスペースが不要となり、装置
がコンパクトになる。また多種のデータをわずかなシリ
アルラインでマイコン側と通信でき、装置の一部として
組み込むことが容易になる。またＣＰＵの設計にも余裕
がとれる。またＣＰＵのプログラムを短くできて、処理
が短時間で実行できるので、無駄な実行時間が省け、制
御等に有効に利用できるようになる。
【００１０】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は、周辺ＩＣとしてＡ／Ｄ変換器１０２、
デジタル入力１０４、デジタル出力１０６の個別のＩＣ
であった機能素子を一つのチップにまとめた車載用の制
御機器に使用される入出力処理ＩＣ１００で、各機能素
子に相当するブロックは内部バス１１０で接続されてい
る。マイコン２００とSin,Sout,CLK,LD/LATCH の４信号
ラインが接続され、各機能素子のパラレルデータをシリ
アル通信ブロック１０８でマイコン２００側とシリアル
通信を行う。この実施例では車両のエンジン制御に対す
るもので示してあり、Ａ／Ｄ変換１０２の入力端子に
は、水温、気温、吸気負圧等のセンサー信号が入力さ
れ、デジタル入力１０４の端子には、アイドルスイッ
チ、スタータスイッチ、エアコンスイッチ等が、デジタ
ル出力１０６としてはウォーニングランプ信号、ヒータ
ー信号、アイドルスピードコントロール信号等が接続さ
れている。
明する。図１は、周辺ＩＣとしてＡ／Ｄ変換器１０２、
デジタル入力１０４、デジタル出力１０６の個別のＩＣ
であった機能素子を一つのチップにまとめた車載用の制
御機器に使用される入出力処理ＩＣ１００で、各機能素
子に相当するブロックは内部バス１１０で接続されてい
る。マイコン２００とSin,Sout,CLK,LD/LATCH の４信号
ラインが接続され、各機能素子のパラレルデータをシリ
アル通信ブロック１０８でマイコン２００側とシリアル
通信を行う。この実施例では車両のエンジン制御に対す
るもので示してあり、Ａ／Ｄ変換１０２の入力端子に
は、水温、気温、吸気負圧等のセンサー信号が入力さ
れ、デジタル入力１０４の端子には、アイドルスイッ
チ、スタータスイッチ、エアコンスイッチ等が、デジタ
ル出力１０６としてはウォーニングランプ信号、ヒータ
ー信号、アイドルスピードコントロール信号等が接続さ
れている。
【００１１】このような構成で、デジタル入力のパラレ
ルデータを同時にマイコン側と受渡しするには、以下の
ような手順で行うことができる。すなわち図２のよう
に、入出力処理ＩＣ側とマイコン側にそれぞれシフトレ
ジスタＡ、Ｂを用意し、データの上位ビットのシフト先
を相手のシフトレジスタのＬＳＢ（下位ビット）とする
ループ回路のようにする。このような構成であると、そ
れぞれシリアルデータ入力と出力とで各々二つのレジス
タを用意しなくてもよく、同時に指令データの送信と入
力データの受信とを同時に行うことができる。つまり図
３に示すタイミングチャート図のように、マイコンが出
力データを用意出来た時点で LD/LATCH ラインをLoから
Hiにし、このタイミング（図３のｃ）で入出力処理ＩＣ
１００は入力データを固定してシリアル通信ブロック内
のシフトレジスタＡに転送し、次のクロックから、Sout
よりデータをシリアルデータとしてマイコンのSin のシ
フトレジスタＢに送信する。と同時にマイコン側からも
同一のクロックに従ってマイコン側のシフトレジスタＢ
よりSoutから入出力処理ＩＣ１００の Sinのシフトレジ
スタＡに出力データをシリアル化して送信する。レジス
タのビット長だけ（ここでは８ビット）通信が完了した
時点で LD/LATCH ラインをHiからLoにし、このタイミン
グ（図３のｄ）で、入出力処理ＩＣ１００で受信された
出力データがシフトレジスタＡからデジタル出力ブロッ
ク１０６へ転送され、新たな出力となって１回のシリア
ル通信が完了する。
ルデータを同時にマイコン側と受渡しするには、以下の
ような手順で行うことができる。すなわち図２のよう
に、入出力処理ＩＣ側とマイコン側にそれぞれシフトレ
ジスタＡ、Ｂを用意し、データの上位ビットのシフト先
を相手のシフトレジスタのＬＳＢ（下位ビット）とする
ループ回路のようにする。このような構成であると、そ
れぞれシリアルデータ入力と出力とで各々二つのレジス
タを用意しなくてもよく、同時に指令データの送信と入
力データの受信とを同時に行うことができる。つまり図
３に示すタイミングチャート図のように、マイコンが出
力データを用意出来た時点で LD/LATCH ラインをLoから
Hiにし、このタイミング（図３のｃ）で入出力処理ＩＣ
１００は入力データを固定してシリアル通信ブロック内
のシフトレジスタＡに転送し、次のクロックから、Sout
よりデータをシリアルデータとしてマイコンのSin のシ
フトレジスタＢに送信する。と同時にマイコン側からも
同一のクロックに従ってマイコン側のシフトレジスタＢ
よりSoutから入出力処理ＩＣ１００の Sinのシフトレジ
スタＡに出力データをシリアル化して送信する。レジス
タのビット長だけ（ここでは８ビット）通信が完了した
時点で LD/LATCH ラインをHiからLoにし、このタイミン
グ（図３のｄ）で、入出力処理ＩＣ１００で受信された
出力データがシフトレジスタＡからデジタル出力ブロッ
ク１０６へ転送され、新たな出力となって１回のシリア
ル通信が完了する。
【００１２】以上の処理動作をシフトレジスタに注目し
て表示したものが図４で、入出力処理ＩＣ１００のシリ
アル通信ブロック内のシフトレジスタＡにデジタル入力
バッファに用意されている入力データが図３のｃのタイ
ミングで取り込まれ、そしてクロック信号に従ってビッ
ト単位でシフトされてシリアル通信され、入力データは
マイコン側のシフトレジスタＢへ送出されて、代わりに
ＬＳＢ側から出力データ等が通信ラインｂによってセッ
トされる。通信が完了したら、図３のｄのタイミングで
シフトレジスタＡにセットされている出力データをデジ
タル出力１０６のバッファへ送出する。
て表示したものが図４で、入出力処理ＩＣ１００のシリ
アル通信ブロック内のシフトレジスタＡにデジタル入力
バッファに用意されている入力データが図３のｃのタイ
ミングで取り込まれ、そしてクロック信号に従ってビッ
ト単位でシフトされてシリアル通信され、入力データは
マイコン側のシフトレジスタＢへ送出されて、代わりに
ＬＳＢ側から出力データ等が通信ラインｂによってセッ
トされる。通信が完了したら、図３のｄのタイミングで
シフトレジスタＡにセットされている出力データをデジ
タル出力１０６のバッファへ送出する。
【００１３】また、Ａ／Ｄ変換の場合は、データの精度
を保つためにデジタイズのビット数をある桁数必要とす
ることが多い。ここで図５に示すように、Ａ／Ｄ変換デ
ータを１０ビットとした場合で説明する。この場合、シ
フトレジスタはそれぞれ１６ビットとしてある。図５
(a) はマイコン側の指令データとして最初の３ビットに
Ａ／Ｄ変換のコマンドがセットされ、続く５ビットにＡ
／Ｄチャンネルが指定されている（５ビット＝３２ｃｈ
分）。残りの８ビットはデジタル出力データがセットさ
れる。Ａ／Ｄ変換に対しては、指定したチャンネルの変
換の指令をマイコンから送ってから変換することになる
ので、その指令で得られる変換データは次のステップで
マイコン側へ送信されることになる。またそのため、送
信されてくるデータの先頭にＡ／Ｄ変換を指示するコマ
ンドと続いてチャンネルを指定するビットが用意され
る。
を保つためにデジタイズのビット数をある桁数必要とす
ることが多い。ここで図５に示すように、Ａ／Ｄ変換デ
ータを１０ビットとした場合で説明する。この場合、シ
フトレジスタはそれぞれ１６ビットとしてある。図５
(a) はマイコン側の指令データとして最初の３ビットに
Ａ／Ｄ変換のコマンドがセットされ、続く５ビットにＡ
／Ｄチャンネルが指定されている（５ビット＝３２ｃｈ
分）。残りの８ビットはデジタル出力データがセットさ
れる。Ａ／Ｄ変換に対しては、指定したチャンネルの変
換の指令をマイコンから送ってから変換することになる
ので、その指令で得られる変換データは次のステップで
マイコン側へ送信されることになる。またそのため、送
信されてくるデータの先頭にＡ／Ｄ変換を指示するコマ
ンドと続いてチャンネルを指定するビットが用意され
る。
【００１４】送付されてくるコマンドがＡ／Ｄ変換なの
か入力指示なのかは、送られてきた最初の３ビットのコ
マンドビットで判定できるので、予めシフトレジスタＡ
にはＡ／Ｄ変換データと入力データ６つをセットしてお
き（図５(b))、通信を開始する。そしてコマンドがシフ
トされてきて入力コマンドと判定した時点（図５(c))
で、Ａ／Ｄ変換データは不要なので、途中で入力データ
に置き換えることができる。この場合、予めセットされ
たデータは６ビット分マイコン側に送信した後にＡ／Ｄ
変換データを入力データと置き換える（図５(d))。この
ため付加される入力データは１０ビット分であり、最初
から送付される６ビットと合わせて１６ビットの入力デ
ータが送付される。この場合、最初の６ビットはどのコ
マンドにおいても必ず送信されるので、そのビットには
必要度の高い入力データを優先的に配置しておくことで
効率的な利用ができる。このような方式でコマンドの違
いにより、必要とする入力点数の切換えを自由に設定で
きる。
か入力指示なのかは、送られてきた最初の３ビットのコ
マンドビットで判定できるので、予めシフトレジスタＡ
にはＡ／Ｄ変換データと入力データ６つをセットしてお
き（図５(b))、通信を開始する。そしてコマンドがシフ
トされてきて入力コマンドと判定した時点（図５(c))
で、Ａ／Ｄ変換データは不要なので、途中で入力データ
に置き換えることができる。この場合、予めセットされ
たデータは６ビット分マイコン側に送信した後にＡ／Ｄ
変換データを入力データと置き換える（図５(d))。この
ため付加される入力データは１０ビット分であり、最初
から送付される６ビットと合わせて１６ビットの入力デ
ータが送付される。この場合、最初の６ビットはどのコ
マンドにおいても必ず送信されるので、そのビットには
必要度の高い入力データを優先的に配置しておくことで
効率的な利用ができる。このような方式でコマンドの違
いにより、必要とする入力点数の切換えを自由に設定で
きる。
【００１５】このＡ／Ｄ変換の場合のＣＰＵ側のルーチ
ンは図６(b) のようなフローチャートで処理される。こ
の入出力処理は定期的に行う必要があり、例えば２msご
とにタイマールーチン化されている。図６(a) は従来の
図８の様な個々の入出力ＩＣの場合で、入力と出力の処
理はそれぞれのコントロール信号（ＬＤ／ＬＡＴＣＨ）
を指示するステップ６０２、６０６、６０８、６１２が
あり、この一連の処理の前にまず前回に指示したＡ／Ｄ
変換のデータを読み取り、それからシリアル通信の処理
を行い、最後に次のＡ／Ｄ変換の指示を行っておく、と
いうフローチャート構成であった。このためプログラム
も行数が増え、処理速度もかかっていた。それに対し、
本発明の構成では図６(b) の様にコントロール信号は一
度の処理（ステップ７００、７０４）でシリアル処理の
中で入出力処理を一括して行ってしまうため、ステップ
７０２ひとつで済み、処理時間も短縮できる。このため
処理ステップが短くて済むため、プログラムの実行にお
いてオーバータイムとなるような可能性が減少し、確実
な動作を保証する。
ンは図６(b) のようなフローチャートで処理される。こ
の入出力処理は定期的に行う必要があり、例えば２msご
とにタイマールーチン化されている。図６(a) は従来の
図８の様な個々の入出力ＩＣの場合で、入力と出力の処
理はそれぞれのコントロール信号（ＬＤ／ＬＡＴＣＨ）
を指示するステップ６０２、６０６、６０８、６１２が
あり、この一連の処理の前にまず前回に指示したＡ／Ｄ
変換のデータを読み取り、それからシリアル通信の処理
を行い、最後に次のＡ／Ｄ変換の指示を行っておく、と
いうフローチャート構成であった。このためプログラム
も行数が増え、処理速度もかかっていた。それに対し、
本発明の構成では図６(b) の様にコントロール信号は一
度の処理（ステップ７００、７０４）でシリアル処理の
中で入出力処理を一括して行ってしまうため、ステップ
７０２ひとつで済み、処理時間も短縮できる。このため
処理ステップが短くて済むため、プログラムの実行にお
いてオーバータイムとなるような可能性が減少し、確実
な動作を保証する。
【００１６】入出力処理ＩＣの側での処理について、Ｃ
ＰＵからの指令データのコマンドにＡ／Ｄ変換が含まれ
ている場合の処理のフローチャートを図７に示す。ステ
ップ８００で最初の３ビットがＡ／Ｄ変換か入出力かの
判定を行い、Ａ／Ｄ変換なら、そのままステップ８０２
でコマンドをＡ／Ｄ変換器へ送付し、ステップ８０４で
Ａ／Ｄ変換データを送信し、つぎのＡ／Ｄ変換の処理準
備をする。図５のシフトレジスタ構成の例では、Ａ／Ｄ
変換コマンドが３ビットと指定チャンネルが５ビット分
であるので、８ビット分送信された時点でデータサンプ
リングが可能となる。同時に送出する入力済みのデータ
も既に８ビット分送付されているため、Ａ／Ｄ変換デー
タが１０ビットであることから、２ビット分既にＡ／Ｄ
変換データが送付されてしまっている。そのため送付さ
れるＡ／Ｄ変換データは一つ前の指示によるデータであ
る。送付された３ビットのコマンドが入力指示であれ
ば、ステップ８０６に移り、ステップ８０６でコマンド
を入力バッファへ送付し、ステップ８１０で、ステップ
８０４と同様入出力処理を処理する。なお、このフロー
チャートはソフト的にはチップ内にＲＯＭを形成するこ
とで実現でき、ハード的にはロジックを組んで形成する
ことで実現できる。
ＰＵからの指令データのコマンドにＡ／Ｄ変換が含まれ
ている場合の処理のフローチャートを図７に示す。ステ
ップ８００で最初の３ビットがＡ／Ｄ変換か入出力かの
判定を行い、Ａ／Ｄ変換なら、そのままステップ８０２
でコマンドをＡ／Ｄ変換器へ送付し、ステップ８０４で
Ａ／Ｄ変換データを送信し、つぎのＡ／Ｄ変換の処理準
備をする。図５のシフトレジスタ構成の例では、Ａ／Ｄ
変換コマンドが３ビットと指定チャンネルが５ビット分
であるので、８ビット分送信された時点でデータサンプ
リングが可能となる。同時に送出する入力済みのデータ
も既に８ビット分送付されているため、Ａ／Ｄ変換デー
タが１０ビットであることから、２ビット分既にＡ／Ｄ
変換データが送付されてしまっている。そのため送付さ
れるＡ／Ｄ変換データは一つ前の指示によるデータであ
る。送付された３ビットのコマンドが入力指示であれ
ば、ステップ８０６に移り、ステップ８０６でコマンド
を入力バッファへ送付し、ステップ８１０で、ステップ
８０４と同様入出力処理を処理する。なお、このフロー
チャートはソフト的にはチップ内にＲＯＭを形成するこ
とで実現でき、ハード的にはロジックを組んで形成する
ことで実現できる。
【００１７】以上のように、本発明の入出力処理ＩＣに
よって、入出力処理は非常にスマートな処理が実現で
き、ハードウエア的にもすっきりとした構成となるた
め、装置も非常にコンパクトにできる。ＣＰＵにとって
も必要となる信号ラインが少なくて済むため、設計段階
でいままで専有していたピンを他の機能に割り当てるこ
とができ、ＣＰＵの性能向上にも役立てることができ
る。
よって、入出力処理は非常にスマートな処理が実現で
き、ハードウエア的にもすっきりとした構成となるた
め、装置も非常にコンパクトにできる。ＣＰＵにとって
も必要となる信号ラインが少なくて済むため、設計段階
でいままで専有していたピンを他の機能に割り当てるこ
とができ、ＣＰＵの性能向上にも役立てることができ
る。
【図１】本発明の入出力処理ＩＣのブロック構成図。
【図２】シリアル通信部分のシフトレジスタの関係図。
【図３】シリアル通信のタイミングチャート図。
【図４】シリアル通信ブロックのシフトレジスタの処理
の流れ図。
の流れ図。
【図５】シフトレジスタのシリアル通信によるデータ交
換の関係図。
換の関係図。
【図６】ＣＰＵの通信処理の 2msごとのタイマールーチ
ンを示すフローチャート図。
ンを示すフローチャート図。
【図７】Ａ／Ｄ変換器がある場合のタイマールーチンを
示すフローチャート図。
示すフローチャート図。
【図８】従来の入出力処理装置のブロック構成図。
１００ 入出力処理ＩＣ（集積回路） １０２ Ａ／Ｄ変換器 １０４ デジタル入力（パラレルシリアル入力バッフ
ァ） １０６ デジタル出力（シリアルパラレル出力バッフ
ァ） １０８ シリアル通信ブロック １１０ 内部バス ２００ マイクロコンピュータ（ＣＰＵ）
ァ） １０６ デジタル出力（シリアルパラレル出力バッフ
ァ） １０８ シリアル通信ブロック １１０ 内部バス ２００ マイクロコンピュータ（ＣＰＵ）
Claims (3)
- 【請求項１】制御用のマイクロコンピュータに接続さ
れ、該マイクロコンピュータとの間で送受信されるデー
タが蓄積されるシフトレジスタと、 ＩＣの１チップ上に構成された、少なくとも入力バッフ
ァ回路と出力バッファ回路とを有し、 出力データを該マイクロコンピュータから前記シフトレ
ジスタにシリアルデータとして受信して前記出力バッフ
ァ回路に出力し、１ビットずつの受信に同期して、前記
入力バッファ回路に入力された入力データを前記シフト
レジスタを介して該マイクロコンピュータへシリアルデ
ータとして送信する通信手段を有することを特徴とする
入出力処理ＩＣ。 - 【請求項２】制御用のマイクロコンピュータに接続さ
れ、該マイクロコンピュータとの間で送受信されるデー
タが蓄積されるシフトレジスタと、 ＩＣの１チップ上に構成された、少なくともＡ／Ｄ変換
器と出力バッファ回路とを有し、 指令データと出力データを該マイクロコンピュータから
前記シフトレジスタにシリアルデータとして受信する通
信手段を有し、 前記指令データが前記Ａ／Ｄ変換器に対するコマンドで
ある時は、前記出力データは選択すべきＡ／Ｄチャンネ
ルのデータビットと前記出力バッファ回路へ出力するデ
ータビットで構成され、 前記指令データが出力関係に対するコマンドである時
は、前記出力データは前記出力バッファ回路へ出力する
データビットで構成されることを特徴とする入出力処理
ＩＣ。 - 【請求項３】前記ＩＣの１チップ上に入力バッファ回路
を有し、 前記通信手段は、前記指令データが該マイクロコンピュ
ータから受信された段階で、入出力関係のコマンドと判
定された場合に、該マイクロコンピュータへ送出すべき
データ列を、Ａ／Ｄ変換データと入力バッファ回路に入
力された入力データを含んだデータ列から、入力データ
のみのデータ列に切り換えて該マイクロコンピュータへ
シフト出力する手段を有することを特徴とする請求項２
に記載の入出力処理ＩＣ。
Priority Applications (2)
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|---|---|---|---|
| JP18453793A JP3818675B2 (ja) | 1993-06-28 | 1993-06-28 | 入出力処理ｉｃ |
| US08/835,907 US5734920A (en) | 1993-06-28 | 1997-01-10 | Input/output processing IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18453793A JP3818675B2 (ja) | 1993-06-28 | 1993-06-28 | 入出力処理ｉｃ |
Publications (2)
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|---|---|
| JPH0713912A true JPH0713912A (ja) | 1995-01-17 |
| JP3818675B2 JP3818675B2 (ja) | 2006-09-06 |
Family
ID=16154941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18453793A Expired - Fee Related JP3818675B2 (ja) | 1993-06-28 | 1993-06-28 | 入出力処理ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3818675B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6640259B2 (en) | 2000-09-19 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Vehicle-mounted electronic control apparatus |
| US6708089B2 (en) | 2002-05-20 | 2004-03-16 | Mitsubishi Denki Kabushiki Kaisha | On-vehicle electronic controller |
| US6732044B2 (en) | 2002-02-20 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | Vehicular electronic control apparatus |
| US6745120B2 (en) | 2002-03-28 | 2004-06-01 | Mitsubishi Denki Kabushiki Kaisha | Vehicle-mounted electronic control apparatus |
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| JP2011096089A (ja) * | 2009-10-30 | 2011-05-12 | Autonetworks Technologies Ltd | 入出力装置及び制御装置 |
-
1993
- 1993-06-28 JP JP18453793A patent/JP3818675B2/ja not_active Expired - Fee Related
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| DE10201849B4 (de) * | 2001-05-09 | 2006-07-27 | Mitsubishi Denki K.K. | Fahrzeugeigener elektronischer Controller |
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| JP2011096089A (ja) * | 2009-10-30 | 2011-05-12 | Autonetworks Technologies Ltd | 入出力装置及び制御装置 |
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| Publication number | Publication date |
|---|---|
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