JPH0742240U - シリアルインターフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 制御部と被制御部との間でなされるデータの
送受信に必要な信号線の本数を少なくする。 【構成】 制御部１０と被制御部２０との間で送信デー
タＴＸ及び受信データＲＴを直列データの形式で送受信
するとともに、データ制御信号ＬＤ及びシフトクロック
信号ＳＣＫを制御部１０から被制御部２０に送信する。
４本の信号線ＴＬ，ＲＬ，ＬＬ，ＳＬによってデータの
送受信ができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、制御部と被制御部との間でシリアルデータを送受信するシリアルイ ンターフェースに関する。

【０００２】

【従来の技術】

従来、ＣＰＵ等の制御装置を備えた制御部と、データ入力用のキーボードスイ ッチ及びデータ出力用のＬＥＤ表示器等を備えた端末装置である被制御部との間 で、データの送受信を行う場合は、図４に示すような構成のインターフェース回 路を用いるのが一般的である。

【０００３】 制御部１は、データ伝送用の出力ポート１Ａ及び入力ポート１Ｂを備えており 、被制御部２は、制御部１から伝送されるデータを入力する複数の入力ポート２ Ａ-1〜２Ａ-Nと、制御部１に対してデータを出力する複数の出力ポート２Ｂ-1〜 ２Ｂ-Nとを備えている。

【０００４】 被制御部２の入力ポート２Ａ-1〜２Ａ-Nは、与えられたデータに応じて所定の 動作を行う受動要素（例えば、ＬＥＤ表示器など）に接続され、出力ポート２Ｂ -1〜２Ｂ-Nは、操作や状態変化に応じて所定のデータを出力する能動要素（例え ば、キーボードスイッチなど）に接続される。これらの受動要素及び能動要素に は、それらの中から１つを選択するためのアドレスが予め割り当てられている。

【０００５】 図示するように、制御部１の出力ポート１Ａと、被制御部２の各入力ポート２ Ａ-1〜２Ａ-Nとの間は、制御部１から被制御部２に対してデータを伝送する送信 データ線Ｄ１、及び、上記各入力ポートに対応するアドレス信号を伝送するアド レス信号線ＡＳ-1〜ＡＳ-Nで接続される。また、被制御部２の各出力ポート２Ｂ -1〜２Ｂ-Nと、制御部１の入力ポート１Ｂとの間は、被制御部２から制御部１に 対してデータを伝送する受信データ線Ｄ２、及び、上記各出力ポート２Ｂ-1〜２ Ｂ-Nに対応するアドレス信号を伝送するアドレス信号線ＡＲ-1〜ＡＲ-Nで接続さ れる。

【０００６】

【考案が解決しようとする課題】

しかしながら、上述した従来のインターフェース回路では、上記各アドレス信 号線の本数は、被制御部２側の入出力ポートの数、すなわち、制御する能動要素 及び受動要素の数に応じて増大する。したがって、多数の信号線が必要となった 場合には、信号線を構成する接続ケーブル（電線材）の本数も増大するため、接 続ケーブルの屈曲性が損なわれる問題があった。このため、接続ケーブルが接続 された被制御部２を移動しにくい欠点があった。

【０００７】 本考案は、このような事情に基づいてなされたもので、その目的は、被制御部 に備えられた能動素子及び受動素子の数量が多数であっても、少ない本数の信号 線でデータの送受信ができ、したがって、接続ケーブルの本数が少なくて済み、 その屈曲性を確保できるシリアルインターフェース回路を提供することにある。

【０００８】

【課題を解決するための手段】

本考案のシリアルインターフェース回路は、制御部と、個々にアドレスが割り 当てられた複数の能動要素及び受動要素を具備する被制御部との間で直列データ の送受信を行うものであり、データ制御信号に応動して並列データを入力し、シ フトクロック信号に応動して並列データを直列データに変換して送信する並列直 列データ変換器と、シフトクロック信号に応動して、直列データを受信して並列 データに変換し、データ制御信号に応動して並列データを出力する直列並列デー タ変換器とからなるデータ変換手段を制御部及び被制御部のそれぞれに設け、制 御部側及び被制御部側のデータ変換手段の間を、直列データを相互に送信するた めの２本のデータ信号線と、シフトクロック信号及びデータ制御信号を制御部か ら被制御部にそれぞれ伝送するシフトクロック信号線及びデータ制御信号線とで 接続し、制御部から被制御部に送信される直列データには、複数の能動要素及び 受動要素から一つの能動要素及び受動要素を選択するためのアドレスデータが付 加されており、被制御部側のデータ変換手段は、アドレスデータにより選択した 能動要素に並列データを出力するとともに、アドレスデータにより選択した受動 要素の出力データを並列データとして入力することを特徴としている。 なお、本考案において、能動要素とは、それの状態変化に応じて所定のデータ を出力するものをいう。受動要素とは、それに与えられるデータに応じて所定の 動作を行うものをいう。

【０００９】

【作用】

制御部は、直列データ、データ制御信号、及びシフトクロック信号を被制御部 に送信し、被制御部は、直列データを制御部に送信する。したがって、制御部と 被制御部とを接続する接続ケーブルは４本である。

【００１０】

【実施例】

次に、本考案について図面を参照して説明する。 図１は、本考案の一実施例を示す回路図であり、図２は、その動作を説明する タイムチャートである。なお、図中において示されている信号名及び端子名に付 されたバーの記号は、以下の説明においてはこれを省略する。

【００１１】 図１において、１０は、例えば、ＣＰＵ等の制御装置を備えたホストコンピュ ータ等の制御部であり、データバスＤＢを介して並列データ（パラレルデータ） のやり取りを行っている。１１ａは、データバスＤＢから入力した、一例として 、８ビット単位の並列データを直列データ（シリアルデータ）に変換してデータ 出力端子ＱＨから出力する並列直列データ変換器（以下、Ｐ／Ｓ変換器という） であり、一例として、並直変換用のシフトレジスタＩＣ（集積回路）等で構成で きる。

【００１２】 なお、Ｐ／Ｓ変換器１１ａは、その内部に、与えられた並列データを一時的に 保存する入力レジスタと、その並列データを受けて直列データに変換するシフト レジスタとの２組のレジスタを具備している。

【００１３】 このＰ／Ｓ変換器１１ａは、ラッチ入力端子ＲＣＫに与えられたデータの送信 を命令するライト信号ＷＲの立上がりの時点で、データ入力端子Ａ〜Ｈに与えら れている並列データを入力レジスタにラッチし、ロード入力端子ＬＤに与えれた データ制御信号ＬＤが有効、すなわち、低レベル（以下、“Ｌ”という）になっ た時点で、ラッチしていたデータを内部の入力レジスタからシフトレジスタにロ ードする。

【００１４】 また、Ｐ／Ｓ変換器１１ａは、次述するクロック発生器１２からシフトクロッ ク入力端子ＳＣＫに与えられたシフトクロック信号の立上がりエッジが入力する 毎に、並列データを直列データに変換するとともに、その直列データＴＸをデー タ出力端子ＱＨから送信データ線（データ信号線）ＴＬ経由で次述する被制御部 ２０側へ送信する。

【００１５】 前述したクロック発生器１２は、制御部１０内部のシステムクロック信号ＣＬ Ｋ及びロード信号ＬＤからシフトクロック信号ＳＣＫを生成するものである。

【００１６】 １１ｂは、データ入力端子ＳＩに与えられた直列データを、一例として、８ビ ット単位の並列データに変換してデータバスＤＢに与える直列並列データ変換器 （以下、Ｓ／Ｐ変換器という）であり、一例として、直並変換用のシフトレジス タＩＣ等で構成できる。

【００１７】 なお、Ｐ／Ｓ変換器１１ａは、与えられた直列データを並列データに変換する シフトレジスタと、その並列データを一時的に保存するストレージレジスタとの ２組のレジスタを具備している。

【００１８】 このＳ／Ｐ変換器１１ｂは、クロック発生器１２からのシフトクロック信号Ｓ ＣＫをインバータ１３ａで反転されて与えられ、その立上がりエッジを入力する 毎に、データ入力端子ＳＩに与えられた直列データをシフトレジスタに入力する 。

【００１９】 また、Ｓ／Ｐ変換器１１ｂは、データ制御信号ＬＤをインバータ１３ｂで反転 されてラッチクロック入力端子ＲＣＫに与えられ、それの立上がりエッジを入力 した時点で、シフトレジスタの並列データをストレージレジスタにロードする。 次いで、出力有効端子Ｇに与えられる、データの受信を命令するリード信号ＲＤ が有効である“Ｌ”になった時点で、上記並列データを、内部のストレージレジ スタからデータバスＤＢに接続されたデータ出力端子ＱＡ〜ＱＨに出力する。

【００２０】 一方、被制御部２０は、例えば、データ入力用のキーボードスイッチやＬＥＤ 表示器等を備えた簡単な端末装置等である。

【００２１】 ２１ｂは、前述した制御部１０側のＳ／Ｐ変換器１１ｂと同じものであって、 制御部１０側のＰ／Ｓ変換器１１ｂからの送信データＴＸを１本の送信データ線 （データ線）ＴＬ経由でデータ入力端子ＳＩに入力する。

【００２２】 このＳ／Ｐ変換器変換器２１ｂは、制御部１０からシフトクロック信号線ＳＬ 経由で入力されるシフトクロック信号ＳＣＫを、インバータ２２ａを介してシフ トクロック入力端子ＳＣＫに入力し、それの立上がりエッジが入力される度に内 部のシフトレジスタによりデータ変換を行う。

【００２３】 そして、Ｓ／Ｐ変換器２１ｂは、制御部１０からデータ制御信号線ＬＬ経由で 入力されるデータ制御信号ＬＤの立上がりをラッチクロック入力端子ＲＣＫに入 力した時点で、変換した並列データをストレージレジスタから出力端子ＱＡ〜Ｑ Ｈ（８ビット）に出力する。

【００２４】 この並列データの内の４ビット分は、インバータ２４及び抵抗を介して４組の ＬＥＤ群２８１〜２８４の各データ線ｄ１〜ｄ４にデータ信号として与えられる 。並列データの残りの４ビット分は、ドライバ２５１〜２５４を介してＬＥＤ群 ２８１〜２８４を選択するアドレス信号として、各アドレス線ａ１〜ａ４に与え られる。各アドレス信号は、エミッタ端子が“Ｈ”レベル（電源ＶＣＣ）に接続 されたトランジスタ２７１〜２７４のベース端子に与えられる。２６１〜２６４ は、バイアス抵抗である。したがって、“Ｌ”のアドレス線に接続されたＬＥＤ 群の内で、データ線が“Ｌ”になったＬＥＤにのみ電流が流れて点灯する。

【００２５】 すなわち、各ＬＥＤ群は、アドレス線が有効（“Ｌ”）であるときに選択され 、選択されたＬＥＤ群は、データ線に与えられたデータ信号の状態（“Ｌ”又は “Ｈ”）に応じて点灯又は滅灯の動作をするようになっている。

【００２６】 また、図示の例では、各ＬＥＤ群のＬＥＤ数は、データ線ｄ１〜ｄ４の数と等 しい４個である。

【００２７】 なお、本実施例では、与えられるデータに応じて所定動作である点灯・滅灯を 行うＬＥＤ群が受動要素に相当する。

【００２８】 ２１ａは、前述したＰ／Ｓ変換器１１ａと同じものであって、次述する押しボ タンスイッチ群３０１〜３０４からの“Ｈ”又は“Ｌ”の並列データをデータ線 ａ１１〜ａ１４を介して入力端子Ａ〜Ｄに入力するとともに、各アドレス信号を 並列データとしてアドレス線ａ１〜ａ４を介して入力端子Ｅ〜Ｈに入力する。

【００２９】 Ｐ／Ｓ変換器２１ａは、ロード端子ＬＤに与えられるデータ制御信号ＬＤが有 効である“Ｌ”になると、入力端子Ａ〜Ｈに与えられた並列データを内部の入力 レジスタにラッチし、ラッチクロック入力端子ＲＣＫにインバータ２２ｂを介し て与えられたデータ制御信号ＬＤの立上がりを入力した時点で、上記並列データ を内部のシフトレジスタにロードする。

【００３０】 そして、Ｐ／Ｓ変換器２１ａは、シフトクロック入力端子ＳＣＫに与えられた シフトクロック信号ＳＣＫに応動して並列データを直列データに変換するととも に、その直列データＲＸを出力端子ＱＨから受信データ線（データ信号線）ＲＬ 経由で制御部１０のＳ／Ｐ変換器１１ｂの入力端子ＳＩに与える。

【００３１】 ４組の押しボタンスイッチ群３０１〜３０４のそれぞれの押しボタンスイッチ ＳＷは、その一端がアドレス線ａ１〜ａ４に接続され、他端が抵抗アレイ２９を 介して“Ｈ”レベル（電源ＶＣＣ）にプルアップされたデータ線ｄ１１〜ｄ１４ に接続されている。

【００３２】 したがって、“Ｌ”のアドレス線に接続された押しボタンスイッチ群の押しボ タンスイッチＳＷのＯＮ・ＯＦＦ動作によってのみ、データ線に“Ｌ”又は“Ｈ ”の信号（データ）を生成することができ、かつ、そのデータをＰ／Ｓ変換器２ １ａの入力端子Ａ〜Ｄに与えることができる。

【００３３】 なお、各押しボタンスイッチ群の押しボタンスイッチＳＷの数は、データ線ｄ １１〜１４の数と等しい４個である。 すなわち、各押しボタンスイッチ群は、アドレス線が有効（“Ｌ”）であると きに選択されるものであり、選択された押しボタンスイッチ群における各押しボ タンスイッチＳＷのＯＮ・ＯＦＦ動作によって、データがデータ線に生成される ようになっている。

【００３４】 なお、本実施例では、ボタンの押動操作（ＯＮ・ＯＦＦ状態）に対応するデー タを出力する押しボタンスイッチ群が能動要素に相当する。

【００３５】 次に、上述の回路構成による直列データの送受信動作を図２のタイムチャート を参照して説明する。

【００３６】 図２において、左側に示す符号は、図１に示した、Ｐ／Ｓ変換器１１ａ，２１ ａ、及び、Ｓ／Ｐ変換器１１ｂ，２１ｂの入力端子及び出力端子の名称を示して おり、括弧内の符号は、その端子に与えられる信号名を示している。

【００３７】 まず、制御部１０から被制御部２０への直列データの送信動作について説明す る。

【００３８】 時点ｔ３で、Ｐ／Ｓ変換器１１ａは、ラッチクロック入力端子ＲＣＫに入力さ れるライト信号ＷＲが有効（“Ｌ”）となることにより、入力端子Ａ〜Ｈの並列 データを内部の入力レジスタにラッチし、次いで、時点ｔ４でロード入力端子Ｌ Ｄが“Ｈ”となることにより、ラッチされた並列データを内部のシフトレジスタ にロードし、入力データが確定される。

【００３９】 さらに、時点ｔ５から、シフトクロック信号ＳＣＫがＰ／Ｓ変換器１１ａのシ フトクロック入力端子ＳＣＫに入力されると、その立上がりエッジ毎に並列デー タから直列データへのデータ変換動作が行われて、直列データがデータ出力端子 ＱＨから送信データＴＸとして出力される。

【００４０】 なお、本実施例では、取り扱う並列データを８ビット単位としているため、シ フトクロック信号ＳＣＫのクロック数も８個必要であるが、図面では４個に省略 している（以下、同様）。

【００４１】 一方、被制御部２０のＳ／Ｐ変換器２１ｂは、時点ｔ４で、ラッチクロック入 力端子ＲＣＫに入力されるデータ制御信号ＬＤの立上がりエッジにより、内部の シフトレジスタに保持していた並列データを内部のストレージレジスタにロード する。すなわち、この時点ｔ４で、並列データが確定されデータ出力端子ＱＡ〜 ＱＨから出力される。この並列データがデータ線ｄ１〜ｄ４及びアドレス線ａ１ 〜ａ４に出力されることにより、ＬＥＤ群２７１〜２７４は、その並列データに 対応して点灯又は滅灯する。

【００４２】 次いで、Ｓ／Ｐ変換器２１ｂは、送信データＴＸを送信データ線ＴＬ経由でデ ータ入力端子ＳＩに受けるが、シフトクロック入力端子ＳＣＫには、インバータ ２２ａで反転されたシフトクロック信号ＳＣＫを受けており、時点ｔ６以降でそ の立上がりエッジにより直列データを内部のシフトレジスタに取り込む受信動作 を行う。

【００４３】 すなわち、Ｓ／Ｐ変換器２１ｂが時点ｔ４で出力する並列データは、上述した 時点ｔ６以降の受信動作で得るデータの一つ前になされた受信動作で得るデータ となる。

【００４４】 このようにして、一連の受信動作が完了する。時点ｔ７以降には、上述と同様 にして次回の受信動作が行われる。

【００４５】 次に、被制御部２０から制御部１０への直列データの送信動作を説明する。 時点ｔ１以前には、被制御部２０のＳ／Ｐ変換器２１ｂから出力された並列デ ータによって、アドレス線ａ１〜ａ４のいずれか１つが有効（“Ｌ”）となって いる。したがって、アドレス線が有効になっている当該押しボタンスイッチ群か らのデータがＰ／Ｓ変換器２１ａの入力端子Ａ〜Ｄに与えられるとともに、上記 アドレス信号がアドレス線からＰ／Ｓ変換器２１ａの入力端子Ｆ〜Ｈに与えられ ている。

【００４６】 時点ｔ１で、Ｐ／Ｓ変換器２１ａは、ラッチクロック入力端子ＲＣＫにインバ ータ２２ｂを介して入力されるデータ制御信号ＬＤの立上がりエッジが入力され ることにより、入力端子Ａ〜Ｈに入力されている並列データを内部の入力レジス タに取り込むが、これと同時にロード端子ＬＤに入力されるデータ制御信号ＬＤ が“Ｌ”になるので、上記並列データを内部の入力レジスタからシフトレジスタ へロードする。すなわち、時点ｔ１で入力する並列データが確定される。

【００４７】 次いで、時点ｔ５からシフトクロック入力端子ＳＣＫにシフトクロックＳＣＫ が入力されると、その立上がりエッジ毎に並列データから直列データへのデータ 変換動作が行われて、直列データがデータ出力端子ＱＨから受信データ線ＲＬを 経由して受信データＲＸとして制御部１０側へ出力される。

【００４８】 一方、制御部１０のＳ／Ｐ変換器１１ｂは、時点ｔ１で、インバータ１３ｂ経 由でラッチクロック入力端子ＲＣＫに入力されるデータ制御信号ＬＤの立上がり エッジにより、シフトレジスタに保持していた並列データをストレージレジスタ にロードする。すなわち、この時点ｔ１で並列データが確定される。

【００４９】 次いで、時点ｔ２で、出力有効端子Ｇに入力されるリード信号が有効（“Ｌ” ）となると、データ出力端子ＱＡ〜ＱＨが有効となり、並列データがデータバス ＤＢに出力される。

【００５０】 次に、Ｓ／Ｐ変換器１１ｂは、受信データＲＸを受信データ線ＲＬ経由で入力 端子ＳＩに受けるが、シフトクロック入力端子ＳＣＫには、インバータ１３ａ経 由のシフトクロック信号ＳＣＫを受けており、時点ｔ６以降でその立上がりエッ ジにより、直列データを内部のシフトレジスタに取り込む受信動作を行う。

【００５１】 すなわち、Ｓ／Ｐ変換器１１ｂが時点ｔ１で出力する並列データは、上述した 時点ｔ６以降の受信動作で得るデータの一つ前になされた受信動作で得るデータ となる。

【００５２】 このようにして、一連の受信動作が完了する。時点ｔ７以降は、上述と同様に 次回の受信動作が行われる。

【００５３】 なお、上述の実施例では、制御部１０が受信したデータがどのアドレスの受動 要素に対応するのかを識別するために、被制御部２０から制御部１０へ送信する データの中にアドレスのデータを含めている。

【００５４】 しかしながら、被制御部２０から制御部１０に与えられたデータが、どの時点 で制御部１０から被制御部２０送信されたデータに付加されたアドレスのデータ に対応するものなのかは、一連の送受信動作の順番から特定できる。したがって 、アドレス線をＰ／Ｓ変換器２１ａの入力端子に接続しない構成とすることによ り、被制御部２０から制御部１０へ送信するデータの中にアドレスのデータを含 めないこともできる。

【００５５】 なお、図１に示した実施例では、アドレス信号をＳ／Ｐ変換器２１ｂの出力端 子から直接アドレス線ａ１〜ａ４に与えるとともに、アドレス信号をＰ／Ｓ変換 器２１ａの入力端子Ｅ〜Ｈに与える構成となっている。すなわち、このような構 成では、１つのアドレス信号により、１つの能動要素及び受動要素を選択してい る。

【００５６】 これに対して、図３に示すように、アドレス信号をデコーダ２３ａによりデコ ードしてアドレス線に与え、アドレス信号をエンコーダ２３ｂによりエンコード してＰ／Ｓ変換器２１ａの入力端子に与える構成とすることもできる。

【００５７】 図３のように、Ｓ／Ｐ変換器２１ｂの出力端子を、アドレス用に２ビット、デ ータ用に６ビット割り当てれば、アドレス線は４本のままで、データ線を６本に 増やすことができる。同様に、アドレス用に４ビット、データ用に４ビット割り 当てれば、アドレス線は１６本に増やすことができ、データ線を４本とすること ができる。

【００５８】 このように、デコーダ２３ａを用いてアドレス用及びデータ用に割り当てるビ ット数を組み合わせることにより、アドレス線又はデータ線の数を増加させるこ とができるだけでなく、アドレス及びデータの構成を任意に変更することが可能 となる。また、図３の場合にも、前述したように制御部１０へアドレスを送信す る必要がなければ、エンコーダを省略して構成することもできる。

【００５９】 なお、上述した本実施例においては、制御部１０のＰ／Ｓ変換器１１ａ及びＳ ／Ｐ変換器１１ｂによってデータ変換手段が構成されており、被制御部２０のＰ ／Ｓ変換器２１ａ及びＳ／Ｐ変換器２１ｂによってデータ変換手段が構成されて いる。

【００６０】 また、本考案のデータ変換手段（Ｐ／Ｓ変換器及びＳ／Ｐ変換器）は、本実施 例で述べた特定の論理素子や回路構成に限定されるものではなく、並列データと 直列データとを相互に変換するデータ変換機能を有したものであればよく、当業 者が種々の方式で実現できるものである。

【００６１】 また、本実施例では、制御部１０及び被制御部２０のデータ変換手段で取り扱 う並列データを８ビット単位としたが、これに限られるものではなく、任意に変 更できる。例えば、Ｐ／Ｓ変換器１１ａ，２１ａ及びＳ／Ｐ変換器１１ｂ，２１ ｂをカスケード接続することよって、変換する並列データのビット数を任意に拡 張することができる。

【００６２】 本実施例では、受動要素及び能動要素としてＬＥＤ群及び押しボタンスイッチ 群を例にとって説明したが、これに限られるものではない。受動要素として入力 ポートを適用し、能動要素として出力ポートを適用することにより、本考案を種 々の被制御装置に広く応用できる。

【００６３】 以上説明したように、本実施例によれば、制御部１０及び被制御部２０が備え たデータ変換手段によって直列データの送受信がなされるため、制御部１０と被 制御部２０との間を接続する信号線は、被制御部２０の能動要素及び受動要素の 数量と関係なく、次の４本でよい。 （ａ）制御部１０と被制御部２０との間で直列データを送受信するための２本の データ線、すなわち、送信データ線ＴＬ及び受信データ線ＲＬ。 （ｂ）被制御部２０側のＰ／Ｓ変換器２１ａ及びＳ／Ｐ変換器２１ｂに与えるデ ータ制御信号を伝送するデータ制御信号線ＬＬ。 （ｃ）被制御部２０側のＰ／Ｓ変換器２１ａ及びＳ／Ｐ変換器２１ｂに与えるシ フトクロック信号を伝送するシフトクロック信号線ＳＬ。

【００６４】 したがって、制御部１０と被制御部２０との間を接続する接続ケーブルの本数 は、４本という極めて少ない本数で済むため、接続ケーブルの屈曲性を確保する ことができるので、被制御部２０を移動して使用する場合にも、その操作性が優 れたものとなる。

【００６５】

【考案の効果】

以上詳述したように、本考案のシリアルインターフェース回路によれば、制御 部及び被制御部が備えたデータ変換手段によって直列データを送受信するととも に、データ制御信号及びシフトクロック信号を被制御部に送信するため、４本の 信号線でデータの送受信ができる。したがって、制御部と被制御部との間を接続 する接続ケーブルの本数は、４本という極めて少ない本数で済むので、接続ケー ブルの屈曲性を確保することができる。このため、被制御部を移動して使用する 場合にも、その操作性が優れたものとなる。

【図面の簡単な説明】

【図１】本考案のシリアルインターフェース回路の一実
施例を示す回路図である。

【図２】図１の回路動作を説明するタイムチャートであ
る。

【図３】その他の実施例を示す回路図である。

【図４】従来のインターフェース回路の一例を示すブロ
ック図である。

【符号の説明】

１０ 制御部 １１ データ変換手段 １１ａ Ｐ／Ｓ変換器（並列直列データ変換器） １１ｂ Ｓ／Ｐ変換器（直列並列データ変換器） １２ クロック発生器 ２０ 被制御部 ２１ データ変換手段 ２１ａ Ｐ／Ｓ変換器（並列直列データ変換器） ２１ｂ Ｓ／Ｐ変換器（直列並列データ変換器） ２３ アドレスデコーダ ２８１〜２８４ ＬＥＤ群（受動要素） ＬＥＤ 表示灯 ３０１〜３０４ 押しボタンスイッチ群（能動要素） ＳＷ 押しボタンスイッチ ＴＸ 送信データ ＲＸ 受信データ ＬＤ データ制御信号 ＳＣＫ シフトクロック信号 ＴＬ 送信データ線 ＲＬ 受信データ線 ＬＬ データ制御信号線 ＳＬ シフトクロック信号線

【手続補正書】

【提出日】平成６年２月４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図４】

【図１】

【図３】

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】制御部と、個々にアドレスが割り当てられ
   た複数の能動要素及び受動要素を具備する被制御部との
   間で直列データの送受信を行うシリアルインターフェー
   ス回路であって、 データ制御信号に応動して並列データを入力し、シフト
   クロック信号に応動して前記並列データを直列データに
   変換して送信する並列直列データ変換器と、前記シフト
   クロック信号に応動して、直列データを受信して並列デ
   ータに変換し、前記データ制御信号に応動して前記並列
   データを出力する直列並列データ変換器とからなるデー
   タ変換手段を前記制御部及び前記被制御部のそれぞれに
   設け、 前記制御部側及び前記被制御部側の前記データ変換手段
   の間を、前記直列データを相互に送信するための２本の
   データ信号線と、前記シフトクロック信号及び前記デー
   タ制御信号を前記制御部から被制御部にそれぞれ伝送す
   るシフトクロック信号線及びデータ制御信号線とで接続
   し、 前記制御部から前記被制御部に送信される前記直列デー
   タには、前記複数の能動要素及び受動要素から一つの能
   動要素及び受動要素を選択するためのアドレスデータが
   付加されており、 前記被制御部側の前記データ変換手段は、前記アドレス
   データにより選択した前記能動要素に前記並列データを
   出力するとともに、前記アドレスデータにより選択した
   前記受動要素の出力データを前記並列データとして入力
   すること、 を特徴とするシリアルインターフェース回路。