JPH07245566A - デジタル信号の転送方式変換装置 - Google Patents
デジタル信号の転送方式変換装置Info
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- JPH07245566A JPH07245566A JP6011694A JP6011694A JPH07245566A JP H07245566 A JPH07245566 A JP H07245566A JP 6011694 A JP6011694 A JP 6011694A JP 6011694 A JP6011694 A JP 6011694A JP H07245566 A JPH07245566 A JP H07245566A
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Abstract
(57)【要約】
【目的】 複数ビットのデジタル情報を異なった形式の
デジタル情報に変換することができる転送方式変換装置
を提供する。 【構成】 複数ビットのデジタル情報Ｓ１を、異なった
転送方式のデジタル情報に変換するための複数の転送方
式変換手段４Ａ〜４Ｉと、前記複数の転送方式変換手段
の内のいずれか１つを選択するための選択手段６とを備
え、この選択手段により特定の転送方式変換手段を選択
することによりデジタル情報を所望の転送方式に変換す
る。これにより、集積回路に組み込まれる転送方式変換
回路を不要にする。
デジタル情報に変換することができる転送方式変換装置
を提供する。 【構成】 複数ビットのデジタル情報Ｓ１を、異なった
転送方式のデジタル情報に変換するための複数の転送方
式変換手段４Ａ〜４Ｉと、前記複数の転送方式変換手段
の内のいずれか１つを選択するための選択手段６とを備
え、この選択手段により特定の転送方式変換手段を選択
することによりデジタル情報を所望の転送方式に変換す
る。これにより、集積回路に組み込まれる転送方式変換
回路を不要にする。
Description
【０００１】
【産業上の利用分野】本発明は、複数ビットのデジタル
情報を異なった形式のデジタル情報に変換するための転
送方式変換装置に関する。
情報を異なった形式のデジタル情報に変換するための転
送方式変換装置に関する。
【０００２】
【従来の技術】一般に、コンピュータの中央演算処理部
（ＣＰＵ）の周辺やデジタル信号処理系においては、送
信側の伝送方式と受信側の受信方式が必ずしも一致する
とは限らず、これらの両方式が異なる場合が頻繁に生ず
る。このようなデジタル信号の転送方式或いは形式の相
異は系を構成するＩＣチップ間においても生ずる。この
ように方式に相異がある場合には、デジタル信号の伝送
方式或いは受信方式を相手の方式に一致するように変換
しなければならない。例えば各種の伝送系においてはこ
の系を構成するＩＣチップ間にデジタル情報を伝送する
場合にはシリアル−パラレル変換或いはパラレル−シリ
アル変換がチップ間でかなり頻繁に行われているのが実
情である。
（ＣＰＵ）の周辺やデジタル信号処理系においては、送
信側の伝送方式と受信側の受信方式が必ずしも一致する
とは限らず、これらの両方式が異なる場合が頻繁に生ず
る。このようなデジタル信号の転送方式或いは形式の相
異は系を構成するＩＣチップ間においても生ずる。この
ように方式に相異がある場合には、デジタル信号の伝送
方式或いは受信方式を相手の方式に一致するように変換
しなければならない。例えば各種の伝送系においてはこ
の系を構成するＩＣチップ間にデジタル情報を伝送する
場合にはシリアル−パラレル変換或いはパラレル−シリ
アル変換がチップ間でかなり頻繁に行われているのが実
情である。
【０００３】また、ある種のデジタル伝送系において
は、パラレルで入力されるデジタル情報の内、所定の数
のビットを他の残りのパラレルのビットと相互に入れ換
えたり、また、この入れ換えと同時に配列を逆に換えた
りすることが行われる。更には、パケット交換のように
１２８バイト或いは２５６バイトのブロックよりなるパ
ケットの交換を行う場合にもビット配列の変換が行われ
る。また更に、ファクシミリ等のように画像情報を伝送
する場合には、階調情報を画像情報間に挿入したり或い
は画像情報中に挿入されている階調情報を取り出したり
するがその場合にはデジタル信号の転送方式を変えなけ
ればならない。
は、パラレルで入力されるデジタル情報の内、所定の数
のビットを他の残りのパラレルのビットと相互に入れ換
えたり、また、この入れ換えと同時に配列を逆に換えた
りすることが行われる。更には、パケット交換のように
１２８バイト或いは２５６バイトのブロックよりなるパ
ケットの交換を行う場合にもビット配列の変換が行われ
る。また更に、ファクシミリ等のように画像情報を伝送
する場合には、階調情報を画像情報間に挿入したり或い
は画像情報中に挿入されている階調情報を取り出したり
するがその場合にはデジタル信号の転送方式を変えなけ
ればならない。
【０００４】そこで、従来にあっては、例えば各チップ
にそのようなデジタル信号方式の変換動作を行う回路を
予め組み込んでおいて、デジタル情報の転送方式の相異
に対応し得るようになっている。
にそのようなデジタル信号方式の変換動作を行う回路を
予め組み込んでおいて、デジタル情報の転送方式の相異
に対応し得るようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ように各チップ毎にデジタル信号方式の変換を行うため
の回路を搭載するのは非常に無駄であり、チップ素子自
体のコスト高も招来してしまうという問題点があった。
ように各チップ毎にデジタル信号方式の変換を行うため
の回路を搭載するのは非常に無駄であり、チップ素子自
体のコスト高も招来してしまうという問題点があった。
【０００６】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものである。本発明
の目的は、複数ビットのデジタル情報を異なった形式の
デジタル情報に変換することができる転送方式変換装置
を提供することにある。
これを有効に解決すべく創案されたものである。本発明
の目的は、複数ビットのデジタル情報を異なった形式の
デジタル情報に変換することができる転送方式変換装置
を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、上記問題点を
解決するために、複数ビットのデジタル情報を、異なっ
た転送方式のデジタル情報に変換するための複数の転送
方式変換手段と、前記複数の転送方式変換手段の内のい
ずれか１つを選択するための選択手段とを備えるように
したものである。
解決するために、複数ビットのデジタル情報を、異なっ
た転送方式のデジタル情報に変換するための複数の転送
方式変換手段と、前記複数の転送方式変換手段の内のい
ずれか１つを選択するための選択手段とを備えるように
したものである。
【０００８】
【作用】本発明は、以上のように構成したので、選択手
段が、例えば中央演算処理部等より出力されるアドレス
信号に基づいて複数個の転送方式変換手段の内の１つを
選択すると、他の転送方式変換手段からの出力は無視さ
れ、選択された転送方式変換手段の出力のみが有効とな
る。この場合、例えばアドレス信号の下位の所定の数の
ビットが選択信号として使用され、また、それ以外の上
位ビットがチップセレクタ信号として使用されることに
なる。
段が、例えば中央演算処理部等より出力されるアドレス
信号に基づいて複数個の転送方式変換手段の内の１つを
選択すると、他の転送方式変換手段からの出力は無視さ
れ、選択された転送方式変換手段の出力のみが有効とな
る。この場合、例えばアドレス信号の下位の所定の数の
ビットが選択信号として使用され、また、それ以外の上
位ビットがチップセレクタ信号として使用されることに
なる。
【０００９】
【実施例】以下に、本発明に係るデジタル信号の転送方
式変換装置の一実施例を添付図面に基づいて詳述する。
図１は本発明のデジタン信号の転送方式変換装置を示す
機能構成図、図２はチップ化された図１に示す転送方式
変換装置をコンピュータの中央演算処理部により駆動す
る状態を示す図、図３は転送方式を変換する変換回路の
一具体例を示す回路図、図４乃至図１２はデジタル信号
の転送方式の変換態様の例を示す図である。
式変換装置の一実施例を添付図面に基づいて詳述する。
図１は本発明のデジタン信号の転送方式変換装置を示す
機能構成図、図２はチップ化された図１に示す転送方式
変換装置をコンピュータの中央演算処理部により駆動す
る状態を示す図、図３は転送方式を変換する変換回路の
一具体例を示す回路図、図４乃至図１２はデジタル信号
の転送方式の変換態様の例を示す図である。
【００１０】図示するようにこの転送方式変換装置２
は、複数ビットのデジタル情報よりなるデータ信号Ｓ１
を、異なった転送方式のデジタル情報に変換するための
複数、図示例にあっては９個の転送方式変換手段４Ａ〜
４Ｉと、これらの複数の転送方式変換手段４Ａ〜４Ｉの
内、いずれか１つを選択するための選択手段６とにより
主に構成されている。具体的には、この変換装置２は例
えば１つのＩＣチップ内に組み込まれており、例えばコ
ンピュータの中央演算処理部８により制御される。
は、複数ビットのデジタル情報よりなるデータ信号Ｓ１
を、異なった転送方式のデジタル情報に変換するための
複数、図示例にあっては９個の転送方式変換手段４Ａ〜
４Ｉと、これらの複数の転送方式変換手段４Ａ〜４Ｉの
内、いずれか１つを選択するための選択手段６とにより
主に構成されている。具体的には、この変換装置２は例
えば１つのＩＣチップ内に組み込まれており、例えばコ
ンピュータの中央演算処理部８により制御される。
【００１１】中央演算処理部８からのデータバス１０に
転送されるデータ信号Ｓ１は、例えば８本のパラレル信
号として上記各転送方式変換手段４Ａ〜４Ｉへ入力さ
れ、各手段の変換方式に基づいた変換をした後、例えば
８本のパラレル信号として出力し得るようになってい
る。尚、変換の態様は上述のような８−８変換に限定さ
れず、後述するように必要に応じて多種多様な変換が可
能である。
転送されるデータ信号Ｓ１は、例えば８本のパラレル信
号として上記各転送方式変換手段４Ａ〜４Ｉへ入力さ
れ、各手段の変換方式に基づいた変換をした後、例えば
８本のパラレル信号として出力し得るようになってい
る。尚、変換の態様は上述のような８−８変換に限定さ
れず、後述するように必要に応じて多種多様な変換が可
能である。
【００１２】また、中央演算処理部８からのアドレス信
号Ｓ２は、例えばデコーダよりなる上記選択手段６へ入
力され、ここでアドレスにより指定された特定の転送方
式変換手段のみに向けて出力をして、当該変換手段を選
択しその出力を生かすようになっている。この場合、本
実施例においては少なくとも９個の転送方式変換手段４
Ａ〜４Ｉを識別できればよいのであることからアドレス
信号としては４ビット（２4 個）あれば足りる。従っ
て、中央演算処理部８には一般的には多数のチップが電
気的に接続可能に連結されていることからアドレス信号
が例えば１６ビットの場合には、下位４ビットのみ上記
転送方式変換手段４Ａ〜４Ｉを選択するために用い、上
位１２ビットは、当該変換装置２のチップを選択するた
めのチップ選択信号Ｓ３（図２参照）として使用され、
例えば上記１２ビットのアドレス信号をアンド回路１２
へ入力し、その出力をチップセレクタ端子ＣＳへ入力す
ることにより、上位１２ビットが例えば全て“１”の時
にこのチップを選択することができる。
号Ｓ２は、例えばデコーダよりなる上記選択手段６へ入
力され、ここでアドレスにより指定された特定の転送方
式変換手段のみに向けて出力をして、当該変換手段を選
択しその出力を生かすようになっている。この場合、本
実施例においては少なくとも９個の転送方式変換手段４
Ａ〜４Ｉを識別できればよいのであることからアドレス
信号としては４ビット（２4 個）あれば足りる。従っ
て、中央演算処理部８には一般的には多数のチップが電
気的に接続可能に連結されていることからアドレス信号
が例えば１６ビットの場合には、下位４ビットのみ上記
転送方式変換手段４Ａ〜４Ｉを選択するために用い、上
位１２ビットは、当該変換装置２のチップを選択するた
めのチップ選択信号Ｓ３（図２参照）として使用され、
例えば上記１２ビットのアドレス信号をアンド回路１２
へ入力し、その出力をチップセレクタ端子ＣＳへ入力す
ることにより、上位１２ビットが例えば全て“１”の時
にこのチップを選択することができる。
【００１３】ここで転送方式の変換操作の一例の原理を
図３に示す回路に基づいて説明する。この例では２本の
パラレル入力データＡ、Ｂを変換することなく、或いは
相互に変換して出力する場合を示し、入力データＡは、
４つのアンド回路１４Ａ〜１４Ｄの内、２つのアンド回
路１４Ｂ、１４Ｃへ共に入力され、入力データＢは、残
りの２つのアンド回路１４Ａ、１４Ｄへ共に入力され
る。そして、１ビットのアドレス信号Ｓ４は、上記２対
のアンド回路の内の一方のアンド回路１４Ｂ、１４Ｄへ
そのまま入力され、残りのアンド回路１４Ａ、１４Ｃへ
はインバータ１６により反転されたアドレス信号が入力
される。そして、上記２つのアドレス回路１４Ａ、１４
Ｂの出力が第１のオア回路１８Ａへ入力されて一方の出
力線２０へ出力され、他の２つのアドレス回路１４Ｃ、
１４Ｄの出力が第２のオア回路１８Ｂへ入力されて他方
の出力線２２へ出力される。
図３に示す回路に基づいて説明する。この例では２本の
パラレル入力データＡ、Ｂを変換することなく、或いは
相互に変換して出力する場合を示し、入力データＡは、
４つのアンド回路１４Ａ〜１４Ｄの内、２つのアンド回
路１４Ｂ、１４Ｃへ共に入力され、入力データＢは、残
りの２つのアンド回路１４Ａ、１４Ｄへ共に入力され
る。そして、１ビットのアドレス信号Ｓ４は、上記２対
のアンド回路の内の一方のアンド回路１４Ｂ、１４Ｄへ
そのまま入力され、残りのアンド回路１４Ａ、１４Ｃへ
はインバータ１６により反転されたアドレス信号が入力
される。そして、上記２つのアドレス回路１４Ａ、１４
Ｂの出力が第１のオア回路１８Ａへ入力されて一方の出
力線２０へ出力され、他の２つのアドレス回路１４Ｃ、
１４Ｄの出力が第２のオア回路１８Ｂへ入力されて他方
の出力線２２へ出力される。
【００１４】これにより、例えばアドレス信号４が
“１”の場合には、入力データＡ、Ｂは何ら変換される
ことなくそのまま、すなわち出力線２０には入力データ
Ａの内容が、出力線２２には入力データＢの内容がその
まま出力される。これに対してアドレス信号４が“０”
の場合は、入力データＡ、Ｂは相互に変換されて、すな
わち出力線２０には入力データＢの内容が、出力線２２
には入力データＡの内容が出力されることになり、アド
レス信号に依存して転送方式が変換されることになる。
“１”の場合には、入力データＡ、Ｂは何ら変換される
ことなくそのまま、すなわち出力線２０には入力データ
Ａの内容が、出力線２２には入力データＢの内容がその
まま出力される。これに対してアドレス信号４が“０”
の場合は、入力データＡ、Ｂは相互に変換されて、すな
わち出力線２０には入力データＢの内容が、出力線２２
には入力データＡの内容が出力されることになり、アド
レス信号に依存して転送方式が変換されることになる。
【００１５】次に、上記各転送方式変換手段４の機能に
ついて図４乃至図１１を参照して説明する。図中８本の
各パラレル入力或いはシリアル入力は、Ａ〜Ｈのビット
配列としてそれぞれ表され、それに対応する各出力は
Ａ’〜Ｈ’としてそれぞれダッシュを付して表す。本実
施例にあっては前述のように９つの転送方式変換手段４
Ａ〜４Ｉを設けてあるが、変換手段の数量はこれに限定
されず、また、変換方式も以下に説明するものに限定さ
れるものではない。
ついて図４乃至図１１を参照して説明する。図中８本の
各パラレル入力或いはシリアル入力は、Ａ〜Ｈのビット
配列としてそれぞれ表され、それに対応する各出力は
Ａ’〜Ｈ’としてそれぞれダッシュを付して表す。本実
施例にあっては前述のように９つの転送方式変換手段４
Ａ〜４Ｉを設けてあるが、変換手段の数量はこれに限定
されず、また、変換方式も以下に説明するものに限定さ
れるものではない。
【００１６】まず、第１の転送方式変換手段４Ａは、図
４（Ａ）に示すように４ビット変換するものであり、相
互に関連する第１及び第２のセレクタ２４Ａ、２４Ｂを
有しており、第１のセレクタ２４Ａにはパラレル入力Ａ
〜Ｄが入力され、第２のセレクタ２４Ｂにはパラレル入
力Ｅ〜Ｈが入力され、これら２つの４ビットのブロック
が相互に入れ換えられてそのまま出力される。この時の
変換状態は図４（Ｂ）に示される。従って、パラレル入
力Ａ〜Ｈの各入力線に対して対応する各出力線からはパ
ラレル出力Ｅ’、Ｆ’、Ｇ’、Ｈ’、Ａ’、Ｂ’、
Ｃ’、Ｄ’がそれぞれ出力するように転送方式が変換さ
れる。
４（Ａ）に示すように４ビット変換するものであり、相
互に関連する第１及び第２のセレクタ２４Ａ、２４Ｂを
有しており、第１のセレクタ２４Ａにはパラレル入力Ａ
〜Ｄが入力され、第２のセレクタ２４Ｂにはパラレル入
力Ｅ〜Ｈが入力され、これら２つの４ビットのブロック
が相互に入れ換えられてそのまま出力される。この時の
変換状態は図４（Ｂ）に示される。従って、パラレル入
力Ａ〜Ｈの各入力線に対して対応する各出力線からはパ
ラレル出力Ｅ’、Ｆ’、Ｇ’、Ｈ’、Ａ’、Ｂ’、
Ｃ’、Ｄ’がそれぞれ出力するように転送方式が変換さ
れる。
【００１７】第２の転送方式変換手段４Ｂは、図５
（Ａ）に示すように４ビット変換するものであるが、第
１の変換手段４と異なる点は４ビット変換した後に内部
の配列ビットも全て順序が逆に配列される点である。す
なわちこの第２の転送方式変換手段４Ｂは、相互に関連
する第３のセレクタ２４Ｃ及び第４のセレクタ２４Ｄを
有しており、第３のセレクタ２４Ｃにはパラレル入力Ａ
〜Ｄが入力され、第４のセレクタ２４Ｄにはパラレル入
力Ｅ〜Ｈが入力され、これら２つの４ビットのブロック
が相互に入れ換えられると共に各ブロックにおけるビッ
トの配列が全て逆に配列される。すなわち、入力時のビ
ット配列が全て逆の順序に配列されて出力されることに
なる。この時の変換状態は図５（Ｂ）に示される。従っ
て、パラレル入力Ａ〜Ｈの各入力線に対して、対応する
各出力線からはパラレル出力Ｈ’、Ｇ’、Ｆ’、Ｅ’、
Ｄ’、Ｃ’、Ｂ’、Ａ’がそれぞれ出力するように転送
方式が変換される。
（Ａ）に示すように４ビット変換するものであるが、第
１の変換手段４と異なる点は４ビット変換した後に内部
の配列ビットも全て順序が逆に配列される点である。す
なわちこの第２の転送方式変換手段４Ｂは、相互に関連
する第３のセレクタ２４Ｃ及び第４のセレクタ２４Ｄを
有しており、第３のセレクタ２４Ｃにはパラレル入力Ａ
〜Ｄが入力され、第４のセレクタ２４Ｄにはパラレル入
力Ｅ〜Ｈが入力され、これら２つの４ビットのブロック
が相互に入れ換えられると共に各ブロックにおけるビッ
トの配列が全て逆に配列される。すなわち、入力時のビ
ット配列が全て逆の順序に配列されて出力されることに
なる。この時の変換状態は図５（Ｂ）に示される。従っ
て、パラレル入力Ａ〜Ｈの各入力線に対して、対応する
各出力線からはパラレル出力Ｈ’、Ｇ’、Ｆ’、Ｅ’、
Ｄ’、Ｃ’、Ｂ’、Ａ’がそれぞれ出力するように転送
方式が変換される。
【００１８】第３の転送方式変換手段４Ｃは、図６
（Ａ）に示すように２本の入力線のデータを１本にまと
めるための変換を行うものであり、第５のセレクタ２４
Ｅに入力されたパラレル入力Ａ〜Ｄは、第６のセレクタ
２４Ｆに入力されたパラレル入力Ｅ〜Ｈと共にそれぞれ
１本化されて、２ビットで出力されるようになってい
る。この場合、先着側のパラレル入力Ａ〜Ｄを出力時に
先にのせて出力するようになっている。従って、パラレ
ル入力Ａ〜Ｈの各入力線に対して、第５のセレクタ２４
Ｅの４本の出力線から２ビットのパラレル出力（Ａ’・
Ｅ’）、（Ｂ’・Ｆ’）、（Ｃ’・Ｇ’）、（Ｄ’・
Ｈ’）がそれぞれ出力するように転送方式が変換され
る。この時の変換状態は図６（Ｂ）に示される。このよ
うな変換は、例えばデジタル信号をフレーム化してパケ
ット通信を行う時に行われる。
（Ａ）に示すように２本の入力線のデータを１本にまと
めるための変換を行うものであり、第５のセレクタ２４
Ｅに入力されたパラレル入力Ａ〜Ｄは、第６のセレクタ
２４Ｆに入力されたパラレル入力Ｅ〜Ｈと共にそれぞれ
１本化されて、２ビットで出力されるようになってい
る。この場合、先着側のパラレル入力Ａ〜Ｄを出力時に
先にのせて出力するようになっている。従って、パラレ
ル入力Ａ〜Ｈの各入力線に対して、第５のセレクタ２４
Ｅの４本の出力線から２ビットのパラレル出力（Ａ’・
Ｅ’）、（Ｂ’・Ｆ’）、（Ｃ’・Ｇ’）、（Ｄ’・
Ｈ’）がそれぞれ出力するように転送方式が変換され
る。この時の変換状態は図６（Ｂ）に示される。このよ
うな変換は、例えばデジタル信号をフレーム化してパケ
ット通信を行う時に行われる。
【００１９】第４の転送方式変換手段４Ｄは、図７
（Ａ）に示すように先の図６（Ａ）に示したと略同様な
変換を行っており、第７のセレクタ２４に入力されたパ
ラレル入力Ａ〜Ｄは、第６のセレクタ２４Ｈに入力され
たパラレル入力Ｅ〜Ｈと共にそれぞれ１本化されて、２
ビットで出力される。この場合、図７（Ａ）に示す変換
と異なる点は、後着側のパラレル入力Ｅ〜Ｈが出力時に
先にのせて出力するようになっている点である。従っ
て、パラレル入力Ａ〜Ｈの各入力線に対して、第７のセ
レクタ２４Ｇの４本の出力線から２ビットのパラレル出
力（Ｅ’・Ａ’）、（Ｆ’・Ｂ’）、（Ｇ’・Ｃ’）、
（Ｈ’・Ｄ’）がそれぞれ出力するように転送方式が変
換される。この時の変換状態は図７（Ｂ）に示される。
（Ａ）に示すように先の図６（Ａ）に示したと略同様な
変換を行っており、第７のセレクタ２４に入力されたパ
ラレル入力Ａ〜Ｄは、第６のセレクタ２４Ｈに入力され
たパラレル入力Ｅ〜Ｈと共にそれぞれ１本化されて、２
ビットで出力される。この場合、図７（Ａ）に示す変換
と異なる点は、後着側のパラレル入力Ｅ〜Ｈが出力時に
先にのせて出力するようになっている点である。従っ
て、パラレル入力Ａ〜Ｈの各入力線に対して、第７のセ
レクタ２４Ｇの４本の出力線から２ビットのパラレル出
力（Ｅ’・Ａ’）、（Ｆ’・Ｂ’）、（Ｇ’・Ｃ’）、
（Ｈ’・Ｄ’）がそれぞれ出力するように転送方式が変
換される。この時の変換状態は図７（Ｂ）に示される。
【００２０】第５の転送方式変換手段４Ｅは、図４
（Ｃ）において示した変換とは逆の変換を行っており、
第９のセレクタ２４Ｉに入力された２ビット４本のパラ
レル入力Ａ〜Ｈは、第９のセレクタ２４Ｉの出力線に１
ビット４本のパラレル出力Ａ’〜Ｄ’として、第１０の
セレクタ２４Ｊからは１ビット４本のパラレル出力Ｅ’
〜Ｈ’として出力するように転送方式が変換されるよう
になっている。この時の変換状態は図８（Ｂ）に示され
る。
（Ｃ）において示した変換とは逆の変換を行っており、
第９のセレクタ２４Ｉに入力された２ビット４本のパラ
レル入力Ａ〜Ｈは、第９のセレクタ２４Ｉの出力線に１
ビット４本のパラレル出力Ａ’〜Ｄ’として、第１０の
セレクタ２４Ｊからは１ビット４本のパラレル出力Ｅ’
〜Ｈ’として出力するように転送方式が変換されるよう
になっている。この時の変換状態は図８（Ｂ）に示され
る。
【００２１】第６の転送方式変換手段４Ｆは、図９
（Ａ）に示すように表され、第１０のセレクタ２４Ｋの
入力線のいずれか所定の入力線に入ってくるシリアル入
力Ａ〜Ｈを、例えば８ビットのパラレル出力Ａ’〜Ｈ’
として出力するように変換するように構成されている。
この時の変換状態は図９（Ｂ）に示すように表される。
（Ａ）に示すように表され、第１０のセレクタ２４Ｋの
入力線のいずれか所定の入力線に入ってくるシリアル入
力Ａ〜Ｈを、例えば８ビットのパラレル出力Ａ’〜Ｈ’
として出力するように変換するように構成されている。
この時の変換状態は図９（Ｂ）に示すように表される。
【００２２】第７の転送方式変換手段４Ｇは、図１０
（Ａ）に示すように構成され、図９（Ａ）に示す転送方
式と逆の転換がなされる。すなわち第１２のセレクタ２
４Ｌへ入力された８本の出力線のパラレルデータＡ〜Ｈ
は、特定の１本の出力線にシリアル出力Ａ’〜Ｈ’とし
て出力するように変換するように構成されている。この
時の変換状態は図１０（Ｂ）に表される。
（Ａ）に示すように構成され、図９（Ａ）に示す転送方
式と逆の転換がなされる。すなわち第１２のセレクタ２
４Ｌへ入力された８本の出力線のパラレルデータＡ〜Ｈ
は、特定の１本の出力線にシリアル出力Ａ’〜Ｈ’とし
て出力するように変換するように構成されている。この
時の変換状態は図１０（Ｂ）に表される。
【００２３】第８の転送方式変換手段４Ｈは、図１１
（Ａ）に示すように表され、４ビットのパラレル信号を
５ビットのパラレル信号に変換するものである。すなわ
ち、第１３のセレクタ２４Ｍに入力される入力線の内、
特定の４本の入力線に入力されるパラレル入力の各５ビ
ット目毎のビット情報を先に入力された４ビットのパラ
レル情報に順に１ビットずつ付加して特定の５本の出力
線に５ビットのパラレル出力として出力するように転送
方式が変換されるようになっている。この時の変換状態
は図１１（Ｂ）に示すように表されており、各パラレル
入力の内、５ビット目毎のビット情報が置換されてい
る。尚、図１１（Ｂ）においては、変換態様を明確にす
るために、各ビット情報を数字で表している。
（Ａ）に示すように表され、４ビットのパラレル信号を
５ビットのパラレル信号に変換するものである。すなわ
ち、第１３のセレクタ２４Ｍに入力される入力線の内、
特定の４本の入力線に入力されるパラレル入力の各５ビ
ット目毎のビット情報を先に入力された４ビットのパラ
レル情報に順に１ビットずつ付加して特定の５本の出力
線に５ビットのパラレル出力として出力するように転送
方式が変換されるようになっている。この時の変換状態
は図１１（Ｂ）に示すように表されており、各パラレル
入力の内、５ビット目毎のビット情報が置換されてい
る。尚、図１１（Ｂ）においては、変換態様を明確にす
るために、各ビット情報を数字で表している。
【００２４】第９の転送方式変換手段４Ｉは、図１２
（Ａ）に示すように表され、図１１（Ａ）に示す変換操
作と逆の操作を行うものであり、５ビットのパラレル信
号を４ビットのパラレル信号に変換するものである。す
なわち、第１４のセレクタ２４Ｎに入力される特定の５
本の入力線の内、特定の１本の入力線に入力される４ビ
ットブロック毎の時系列ビット情報を他の４本の入力線
に入力された各時系列４ビットの最後にそれぞれ１ビッ
トずつ付加して特定の４本の出力線に４ビットのパラレ
ル出力として出力するように転送方式が変換されるよう
になっている。この時の変換状態は図１２（Ｂ）に示す
ように表されており、図中最下段のビット情報が、４ビ
ットのブロック毎に他のビット情報の４ビット目毎に付
加されている。図１１（Ａ）及び図１２（Ａ）にて示さ
れる変換方式は、例えばファクシミリの画像情報を送る
場合のようにその中に階調データを入れ込む場合或いは
抜き出す場合の時などに使用される。また、入力側と出
力側でパラレルビット数を変える変換方式は、図１１及
び図１２に示されるものに限定されず、必要に応じて種
々の態様をとることができ例えば８ビットのパラレル信
号から９ビットのパラレル信号へ或いはこの逆に変換す
ることもできるのは勿論である。
（Ａ）に示すように表され、図１１（Ａ）に示す変換操
作と逆の操作を行うものであり、５ビットのパラレル信
号を４ビットのパラレル信号に変換するものである。す
なわち、第１４のセレクタ２４Ｎに入力される特定の５
本の入力線の内、特定の１本の入力線に入力される４ビ
ットブロック毎の時系列ビット情報を他の４本の入力線
に入力された各時系列４ビットの最後にそれぞれ１ビッ
トずつ付加して特定の４本の出力線に４ビットのパラレ
ル出力として出力するように転送方式が変換されるよう
になっている。この時の変換状態は図１２（Ｂ）に示す
ように表されており、図中最下段のビット情報が、４ビ
ットのブロック毎に他のビット情報の４ビット目毎に付
加されている。図１１（Ａ）及び図１２（Ａ）にて示さ
れる変換方式は、例えばファクシミリの画像情報を送る
場合のようにその中に階調データを入れ込む場合或いは
抜き出す場合の時などに使用される。また、入力側と出
力側でパラレルビット数を変える変換方式は、図１１及
び図１２に示されるものに限定されず、必要に応じて種
々の態様をとることができ例えば８ビットのパラレル信
号から９ビットのパラレル信号へ或いはこの逆に変換す
ることもできるのは勿論である。
【００２５】また、単なる例として以上説明した変換態
様の回路構成、或いはここで説明されていない変換態様
の回路構成は、レジスタや論理素子を適切に組むことに
よって構成できる周知の回路構成である。
様の回路構成、或いはここで説明されていない変換態様
の回路構成は、レジスタや論理素子を適切に組むことに
よって構成できる周知の回路構成である。
【００２６】以上のように構成された装置において、図
２に示すように中央演算処理部８から記憶部２６への書
き込み命令或いは、他の回路素子等との間でのデータ転
送命令が発せられると、図１に示すようにアドレス信号
Ｓ２は選択手段６によりデコードされ、９個ある転送方
式変換手段４Ａ〜４Ｉの内、特定の１つの転送方式変換
手段のみが選択されて可能状態となる。前述の如く、中
央演算処理部８からのアドレス信号Ｓ２は例えば１６ビ
ットのパラレル信号であるが、この内、例えば上位１２
ビットが、この転送方式変換装置を構成するチップを選
択するためのチップセレクト信号として使用され、残り
の下位４ビットが、上記９個の転送方式変換手段から１
つを選択するための信号として使用される。
２に示すように中央演算処理部８から記憶部２６への書
き込み命令或いは、他の回路素子等との間でのデータ転
送命令が発せられると、図１に示すようにアドレス信号
Ｓ２は選択手段６によりデコードされ、９個ある転送方
式変換手段４Ａ〜４Ｉの内、特定の１つの転送方式変換
手段のみが選択されて可能状態となる。前述の如く、中
央演算処理部８からのアドレス信号Ｓ２は例えば１６ビ
ットのパラレル信号であるが、この内、例えば上位１２
ビットが、この転送方式変換装置を構成するチップを選
択するためのチップセレクト信号として使用され、残り
の下位４ビットが、上記９個の転送方式変換手段から１
つを選択するための信号として使用される。
【００２７】そして、このようにして選択された特定の
１つの転送方式変換手段の変換方式にのっとってデータ
信号Ｓ１は変換され、次段の記憶部２６或いは図示しな
い回路素子等へ出力されることになる。本実施例におい
ては、入力のデータ信号は図４乃至図１２に示される変
換方式の内、選択された１つの変換方式にのっとって転
送方式が変換され、出力されることになる。
１つの転送方式変換手段の変換方式にのっとってデータ
信号Ｓ１は変換され、次段の記憶部２６或いは図示しな
い回路素子等へ出力されることになる。本実施例におい
ては、入力のデータ信号は図４乃至図１２に示される変
換方式の内、選択された１つの変換方式にのっとって転
送方式が変換され、出力されることになる。
【００２８】このように、データ信号を所望する転送方
式に変換して次段の回路側へ供給することができるの
で、例えば転送方式が異なるチップ間に本発明に係る装
置を電気的に介在させることにより、各チップに転送方
式変換回路を組み込む必要がなくなり、チップ素子自体
を安価に提供することができる。すなわち、転送方式が
異なるチップ間或いはデータバス間でデジタル伝送を行
う場合に、本発明に係る装置を通すことにより効率的に
信号の電送を行うことができ、回路構成も標準化するこ
とができる。
式に変換して次段の回路側へ供給することができるの
で、例えば転送方式が異なるチップ間に本発明に係る装
置を電気的に介在させることにより、各チップに転送方
式変換回路を組み込む必要がなくなり、チップ素子自体
を安価に提供することができる。すなわち、転送方式が
異なるチップ間或いはデータバス間でデジタル伝送を行
う場合に、本発明に係る装置を通すことにより効率的に
信号の電送を行うことができ、回路構成も標準化するこ
とができる。
【００２９】また、図１及び図２に示したように特定の
転送方式変換手段を選択するために中央演算処理部８か
らのアドレス信号を用いることができ、汎用性に富んだ
使用が可能となる。この点に関して、選択手段６に入力
するアドレス信号Ｓ２に変えて、９種類の異なる範囲内
で変更し得る、いわゆる固定信号を用いてもよいのは勿
論である。
転送方式変換手段を選択するために中央演算処理部８か
らのアドレス信号を用いることができ、汎用性に富んだ
使用が可能となる。この点に関して、選択手段６に入力
するアドレス信号Ｓ２に変えて、９種類の異なる範囲内
で変更し得る、いわゆる固定信号を用いてもよいのは勿
論である。
【００３０】
【発明の効果】以上説明したように本発明のデジタル信
号の転送方式の変換装置によれば、次のように優れた作
用効果を発揮することができる。複数の転送方式変換手
段を選択手段により選択することにより、デジタル情報
を異なった転送方式に変換することができる。従って、
チップ等の半導体集積回路内に転送方式を変換するため
の回路を組み込む必要がなくなり、製品コストを抑制す
ることができる。転送方式の異なる集積回路間或いはデ
ータバス間に組み込むことにより、回路構成を標準化す
ることができる。選択手段の選択信号としてアドレス信
号を用いることにより、汎用性を高めることができる。
号の転送方式の変換装置によれば、次のように優れた作
用効果を発揮することができる。複数の転送方式変換手
段を選択手段により選択することにより、デジタル情報
を異なった転送方式に変換することができる。従って、
チップ等の半導体集積回路内に転送方式を変換するため
の回路を組み込む必要がなくなり、製品コストを抑制す
ることができる。転送方式の異なる集積回路間或いはデ
ータバス間に組み込むことにより、回路構成を標準化す
ることができる。選択手段の選択信号としてアドレス信
号を用いることにより、汎用性を高めることができる。
【図１】本発明のデジタル信号の転送方式変換装置を示
す機能構成図である。
す機能構成図である。
【図２】チップ化された図１に示す転送方式変換装置を
コンピュータの中央演算処理部により駆動する状態を示
す図である。
コンピュータの中央演算処理部により駆動する状態を示
す図である。
【図３】転送方式を変換する変換回路の一具体例を示す
回路図である。
回路図である。
【図４】デジタル信号の転送方式の変換態様の一例を示
す図である。
す図である。
【図５】デジタル信号の転送方式の変換態様の一例を示
す図である。
す図である。
【図６】デジタル信号の転送方式の変換態様の一例を示
す図である。
す図である。
【図７】デジタル信号の転送方式の変換態様の一例を示
す図である。
す図である。
【図８】デジタル信号の転送方式の変換態様の一例を示
す図である。
す図である。
【図９】デジタル信号の転送方式の変換態様の一例を示
す図である。
す図である。
【図１０】デジタル信号の転送方式の変換態様の一例を
示す図である。
示す図である。
【図１１】デジタル信号の転送方式の変換態様の一例を
示す図である。
示す図である。
【図１２】デジタル信号の転送方式の変換態様の一例を
示す図である。
示す図である。
２ 転送方式変換装置 ４Ａ〜４Ｉ 転送方式変換手段 ６ 選択手段 ８ 中央演算処理部 １０ データバス ２４Ａ〜２４Ｎ セレクタ Ｓ１ デジタル情報（デジタル信号） Ｓ２、Ｓ４ アドレス信号 Ｓ３ チップ選択信号
Claims (2)
- 【請求項１】 複数ビットのデジタル情報を、異なった
転送方式のデジタル情報に変換するための複数の転送方
式変換手段と、前記複数の転送方式変換手段の内のいず
れか１つを選択するための選択手段とを備えたことを特
徴とするデジタル信号の転送方式変換装置。 - 【請求項２】 前記選択手段は、中央演算処理部から出
力されるアドレス信号に基づいて前記転送方式変換手段
を選択することを特徴とする請求項１記載のデジタル信
号の転送方式変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011694A JPH07245566A (ja) | 1994-03-04 | 1994-03-04 | デジタル信号の転送方式変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011694A JPH07245566A (ja) | 1994-03-04 | 1994-03-04 | デジタル信号の転送方式変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245566A true JPH07245566A (ja) | 1995-09-19 |
Family
ID=13132836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6011694A Withdrawn JPH07245566A (ja) | 1994-03-04 | 1994-03-04 | デジタル信号の転送方式変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217733A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 直列インタフェース回路 |
-
1994
- 1994-03-04 JP JP6011694A patent/JPH07245566A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217733A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 直列インタフェース回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |