JPH07129265A - 半導体メモリー装置の定電圧回路 - Google Patents
半導体メモリー装置の定電圧回路Info
- Publication number
- JPH07129265A JPH07129265A JP3121800A JP12180091A JPH07129265A JP H07129265 A JPH07129265 A JP H07129265A JP 3121800 A JP3121800 A JP 3121800A JP 12180091 A JP12180091 A JP 12180091A JP H07129265 A JPH07129265 A JP H07129265A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- voltage
- constant voltage
- voltage circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Control Of Electrical Variables (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 基準電圧回路における工程条件及び温度の変
化による不安定要因を相補的に抑制することにより、安
定した基準電圧を提供し、また、電力消耗が微小で、製
造工程の追加等のない半導体メモリー装置における定電
圧回路を提供することを目的とする。 【構成】 所定の一定電圧を出力する基準電圧回路と、
基準電圧回路の出力を一入力とする差動増幅器と、差動
増幅器の出力がゲートに接続され、電源電圧端と基準電
圧出力端との間にチャンネルが連結されたＭＯＳトタン
ジスタを具備する定電圧回路が、基準電圧出力端を入力
とし、差動増幅器の他の一入力に出力線が連結された分
圧手段を有し、その分圧手段が、飽和領域で動作する基
準電圧出力端と出力線との間に連結されたＭＯＳ形負荷
手段と、出力線と接地電圧端との間に連結された抵抗手
段とから構成されている。
化による不安定要因を相補的に抑制することにより、安
定した基準電圧を提供し、また、電力消耗が微小で、製
造工程の追加等のない半導体メモリー装置における定電
圧回路を提供することを目的とする。 【構成】 所定の一定電圧を出力する基準電圧回路と、
基準電圧回路の出力を一入力とする差動増幅器と、差動
増幅器の出力がゲートに接続され、電源電圧端と基準電
圧出力端との間にチャンネルが連結されたＭＯＳトタン
ジスタを具備する定電圧回路が、基準電圧出力端を入力
とし、差動増幅器の他の一入力に出力線が連結された分
圧手段を有し、その分圧手段が、飽和領域で動作する基
準電圧出力端と出力線との間に連結されたＭＯＳ形負荷
手段と、出力線と接地電圧端との間に連結された抵抗手
段とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置で使
用される定電圧回路に関するもので、特に温度および工
程条件の変化に対して所定の基準電圧を発生する回路に
関するものである。
用される定電圧回路に関するもので、特に温度および工
程条件の変化に対して所定の基準電圧を発生する回路に
関するものである。
【０００２】
【従来の技術】半導体メモリー装置における内部動作電
圧を、安定して誘起することは素子の信頼性を確保する
ために重要である。そして、外部電源電圧が変動して
も、これがチップ内部に影響しないようにし、安定して
メモリー装置が諸機能を発揮できるようにするために
は、一定の電圧を常時供給し得る定電圧回路が必要であ
る。しかし、このような定電圧回路において、主に工程
条件及び温度等の変化に起因する電圧の不安定要因を、
定電圧回路自体がもっていた。
圧を、安定して誘起することは素子の信頼性を確保する
ために重要である。そして、外部電源電圧が変動して
も、これがチップ内部に影響しないようにし、安定して
メモリー装置が諸機能を発揮できるようにするために
は、一定の電圧を常時供給し得る定電圧回路が必要であ
る。しかし、このような定電圧回路において、主に工程
条件及び温度等の変化に起因する電圧の不安定要因を、
定電圧回路自体がもっていた。
【０００３】図６は従来に使用された定電圧回路の一実
施例を図示したものである。図６の定電圧回路は、基準
電圧回路と呼ばれ、図示のように、電源電圧端Ｖccと基
準電圧端１０との間に連結された抵抗Ｒと、前記基準電
圧端１０と接地電圧端Ｖssとの間に直列連結されたＮ個
のダイオード接続型ＰＭＯＳトランジスタＴ1 ，Ｔ2 ，
……，Ｔｎとから構成されている。基準電圧Ｖref3のレ
ベルは、上記Ｎ個のＰＭＯＳトランジスタのしきい電圧
（ＶTP）を合算した値、即ちｎＶTPになる。このため、
基準電圧Ｖref3がＰＭＯＳトランジスタのしきい電圧に
比例することになる。ところが、工程条件及び温度の変
化によってしきい電圧は変化する。ＭＯＳトランジスタ
のしきい電圧を変化させる要因には、製造工程中で打ち
込まれる基板の不純物濃度の変化や素子動作中の温度上
昇によるチャネル領域の少数キャリアー濃度の増加があ
り、これらにより、しきい電圧は簡単に低下してしま
う。したがって、しきい電圧に基準電圧Ｖref3が比例す
る図６の回路では、基準電圧Ｖref3が、工程条件及び温
度の変化に敏感に反応して変化してしまう問題がある。
施例を図示したものである。図６の定電圧回路は、基準
電圧回路と呼ばれ、図示のように、電源電圧端Ｖccと基
準電圧端１０との間に連結された抵抗Ｒと、前記基準電
圧端１０と接地電圧端Ｖssとの間に直列連結されたＮ個
のダイオード接続型ＰＭＯＳトランジスタＴ1 ，Ｔ2 ，
……，Ｔｎとから構成されている。基準電圧Ｖref3のレ
ベルは、上記Ｎ個のＰＭＯＳトランジスタのしきい電圧
（ＶTP）を合算した値、即ちｎＶTPになる。このため、
基準電圧Ｖref3がＰＭＯＳトランジスタのしきい電圧に
比例することになる。ところが、工程条件及び温度の変
化によってしきい電圧は変化する。ＭＯＳトランジスタ
のしきい電圧を変化させる要因には、製造工程中で打ち
込まれる基板の不純物濃度の変化や素子動作中の温度上
昇によるチャネル領域の少数キャリアー濃度の増加があ
り、これらにより、しきい電圧は簡単に低下してしま
う。したがって、しきい電圧に基準電圧Ｖref3が比例す
る図６の回路では、基準電圧Ｖref3が、工程条件及び温
度の変化に敏感に反応して変化してしまう問題がある。
【０００４】図７には、図１のような基準電圧回路を発
展させた定電圧回路を示す。上記図６の基準電圧回路２
０に、差動増幅器３０、分圧回路４０及び出力用ＰＭＯ
ＳトランジスタＴ２３を加えて構成されている。上記基
準電圧回路２０の出力端２１と分圧回路４０の出力線４
１は上記差動増幅器３０の両入力になり、一端出力（si
ngle ended）−ｎチャンネル入力型である差動増幅器３
０の出力端３１の出力は、ＰＭＯＳトランジスタＴ２３
のゲートに印加される。そして、上記ＰＭＯＳトランジ
スタＴ２３はゲートに印加される電圧レベルにより、基
準電圧Ｖref4の電位を上昇または下降させるように電源
電圧Ｖccの供給通路を調節する。即ち、図２の回路は、
現在の基準電圧レベルを上記分圧回路４０によって感知
し、この感知された電圧を所定の電圧基準値（出力端２
１の出力）と比較して、これより小さい場合には上記Ｐ
ＭＯＳトランジスタＴ２３をオンにして基準電圧端４２
を充電させ、反対である場合には上記基準電圧端４２の
電源電圧供給を遮断することによって、基準電圧Ｖref4
を一定に維持する。
展させた定電圧回路を示す。上記図６の基準電圧回路２
０に、差動増幅器３０、分圧回路４０及び出力用ＰＭＯ
ＳトランジスタＴ２３を加えて構成されている。上記基
準電圧回路２０の出力端２１と分圧回路４０の出力線４
１は上記差動増幅器３０の両入力になり、一端出力（si
ngle ended）−ｎチャンネル入力型である差動増幅器３
０の出力端３１の出力は、ＰＭＯＳトランジスタＴ２３
のゲートに印加される。そして、上記ＰＭＯＳトランジ
スタＴ２３はゲートに印加される電圧レベルにより、基
準電圧Ｖref4の電位を上昇または下降させるように電源
電圧Ｖccの供給通路を調節する。即ち、図２の回路は、
現在の基準電圧レベルを上記分圧回路４０によって感知
し、この感知された電圧を所定の電圧基準値（出力端２
１の出力）と比較して、これより小さい場合には上記Ｐ
ＭＯＳトランジスタＴ２３をオンにして基準電圧端４２
を充電させ、反対である場合には上記基準電圧端４２の
電源電圧供給を遮断することによって、基準電圧Ｖref4
を一定に維持する。
【０００５】ここで、基準電圧回路２０の出力端２１の
電位が２ＶTP（ＰＭＯＳトランジスタＴ１，Ｔ２のしき
い電圧の和）であり、分圧回路４０の出力線４１の出力
がＲ２１／（Ｒ２１＋Ｒ２２）という比で表されるの
で、基準電圧Ｖref4は、 Ｖref4＝［２ＶTP／｛Ｒ２１／（Ｒ２１＋Ｒ２２）｝］ ＝２ＶTP（１＋Ｒ２２／Ｒ２１）…………（１） として示される。上記の第（１）式から知得るように、
図７の回路は出力される基準電圧Ｖref4を抵抗Ｒ２１及
びＲ２２の抵抗比によって調節できるという長所はある
が、Ｖref4が、ＰＭＯＳトランジスタ（ＮＭＯＳトラン
ジスタで構成することもできる）Ｔ１及びＴ２のしきい
電圧ＶTPに比例することに変わりはない。したがって、
図６の回路と同様に温度及び工程条件の変化に対する不
安定性を除去することができない。
電位が２ＶTP（ＰＭＯＳトランジスタＴ１，Ｔ２のしき
い電圧の和）であり、分圧回路４０の出力線４１の出力
がＲ２１／（Ｒ２１＋Ｒ２２）という比で表されるの
で、基準電圧Ｖref4は、 Ｖref4＝［２ＶTP／｛Ｒ２１／（Ｒ２１＋Ｒ２２）｝］ ＝２ＶTP（１＋Ｒ２２／Ｒ２１）…………（１） として示される。上記の第（１）式から知得るように、
図７の回路は出力される基準電圧Ｖref4を抵抗Ｒ２１及
びＲ２２の抵抗比によって調節できるという長所はある
が、Ｖref4が、ＰＭＯＳトランジスタ（ＮＭＯＳトラン
ジスタで構成することもできる）Ｔ１及びＴ２のしきい
電圧ＶTPに比例することに変わりはない。したがって、
図６の回路と同様に温度及び工程条件の変化に対する不
安定性を除去することができない。
【０００６】そこで、上記のような温度及び工程条件の
変化に対する基準電圧の不安定性を改善するために提示
された、従来の定電圧回路の例を図８に示す。図８の回
路は、ＭＯＳトランジスタの代わりにバイポーラトラン
ジスタを利用したバンドギャップ（Band Gap）基準電圧
回路であって、このときの基準電圧Ｖref5は次のように
与えられる。 Ｖref5＝ＶBE＋（Ｒ３３／Ｒ３４）×（ｋＴ／ｑ） ×１ｎ（Ｒ３３／Ｒ３４）……………………………（２） ここでＶBEはＮＰＮバイポーラトランジスタＱ３のベー
スーエミッタ電圧、ｑは電子の電荷量、ｋはボルツマン
の常数、Ｔは絶対温度（O Ｋ）を示す。
変化に対する基準電圧の不安定性を改善するために提示
された、従来の定電圧回路の例を図８に示す。図８の回
路は、ＭＯＳトランジスタの代わりにバイポーラトラン
ジスタを利用したバンドギャップ（Band Gap）基準電圧
回路であって、このときの基準電圧Ｖref5は次のように
与えられる。 Ｖref5＝ＶBE＋（Ｒ３３／Ｒ３４）×（ｋＴ／ｑ） ×１ｎ（Ｒ３３／Ｒ３４）……………………………（２） ここでＶBEはＮＰＮバイポーラトランジスタＱ３のベー
スーエミッタ電圧、ｑは電子の電荷量、ｋはボルツマン
の常数、Ｔは絶対温度（O Ｋ）を示す。
【０００７】上記の第（２）式から知得るように、抵抗
Ｒ３２，Ｒ３３，Ｒ３４等の値は既に設定された値であ
るので、基準電圧Ｖref5のレベル変動に影響を与えない
が、ＶBEおよびｋＴ／ｑはそれ自体が変動し得る。上記
ＮＰＮバイポーラトランジスタＱ３のベース−エミッタ
電圧ＶBEは温度が上昇することによりレベルが低くな
る。その理由はＮＰＮバイポーラトランジスタＱ３で素
子の温度が上昇すると、ベースで熱によって生成される
少数キャリア（ベースがＰ型であるので電子）の数が増
加させられてしまって、エミッタで注入される電子がベ
ースに流れる電流に関与しないためである。一方、上記
因子ｋＴ／ｑは温度に比例する。このように、上記図８
のバンドギャップ基準電圧回路は、ＶBEとｋＴ／ｑが温
度変化に対し、相互に補足的に変化するので、基準電圧
Ｖref5は安定したものとなる。
Ｒ３２，Ｒ３３，Ｒ３４等の値は既に設定された値であ
るので、基準電圧Ｖref5のレベル変動に影響を与えない
が、ＶBEおよびｋＴ／ｑはそれ自体が変動し得る。上記
ＮＰＮバイポーラトランジスタＱ３のベース−エミッタ
電圧ＶBEは温度が上昇することによりレベルが低くな
る。その理由はＮＰＮバイポーラトランジスタＱ３で素
子の温度が上昇すると、ベースで熱によって生成される
少数キャリア（ベースがＰ型であるので電子）の数が増
加させられてしまって、エミッタで注入される電子がベ
ースに流れる電流に関与しないためである。一方、上記
因子ｋＴ／ｑは温度に比例する。このように、上記図８
のバンドギャップ基準電圧回路は、ＶBEとｋＴ／ｑが温
度変化に対し、相互に補足的に変化するので、基準電圧
Ｖref5は安定したものとなる。
【０００８】ところが、上記図８のバンドギャップ基準
電圧回路はバイポーラトランジスタを使用するので、Ｍ
ＯＳ製造工程上で製作するときマスク工程が追加される
等の負担が発生する。また、動作する能動素子がバイポ
ーラトランジスタで構成されるため、電力消耗が上記図
６および図７に開示の回路の場合より大きいという短所
がある。
電圧回路はバイポーラトランジスタを使用するので、Ｍ
ＯＳ製造工程上で製作するときマスク工程が追加される
等の負担が発生する。また、動作する能動素子がバイポ
ーラトランジスタで構成されるため、電力消耗が上記図
６および図７に開示の回路の場合より大きいという短所
がある。
【０００９】
【発明が解決しようとする課題】そこで、本発明の目的
は、半導体メモリー装置において、温度および工程条件
の変化に鈍感で、電力消耗が微少で、製造工程の追加等
の負担のない定電圧回路を提供することにある。
は、半導体メモリー装置において、温度および工程条件
の変化に鈍感で、電力消耗が微少で、製造工程の追加等
の負担のない定電圧回路を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、所定の一定電圧を出力する基準電
圧回路と、前記基準電圧回路の出力を一つの入力として
受ける差動増幅器と、前記差動増幅器の出力にゲートが
接続され、電源電圧端と基準電圧出力端との間にチャン
ネルが連結されたＭＯＳトランジスタとを具備する半導
体メモリー装置において、上記基準電圧出力端を入力と
し、上記差動増幅器の他の一つの入力に出力線が連結さ
れた分圧手段を具備し、この分圧手段が、飽和領域で動
作し上記基準電圧出力端と上記出力線との間に連結され
たＭＯＳ形負荷手段と、上記出力線と接地電圧端との間
に連結された抵抗手段とから構成されることを特徴とす
る。
るために、本発明は、所定の一定電圧を出力する基準電
圧回路と、前記基準電圧回路の出力を一つの入力として
受ける差動増幅器と、前記差動増幅器の出力にゲートが
接続され、電源電圧端と基準電圧出力端との間にチャン
ネルが連結されたＭＯＳトランジスタとを具備する半導
体メモリー装置において、上記基準電圧出力端を入力と
し、上記差動増幅器の他の一つの入力に出力線が連結さ
れた分圧手段を具備し、この分圧手段が、飽和領域で動
作し上記基準電圧出力端と上記出力線との間に連結され
たＭＯＳ形負荷手段と、上記出力線と接地電圧端との間
に連結された抵抗手段とから構成されることを特徴とす
る。
【００１１】
【作用】このような分圧手段を設けることで、基準電圧
回路における工程条件及び温度の変化に対する不安定要
因を相補的に抑制することとなり、安定した基準電圧を
維持できる。また、このような相補的抑制手段をＭＯＳ
素子で構成したことにより、電力消耗が微小で、製造工
程の追加等がなく従来のまま使用できるという効果があ
る。
回路における工程条件及び温度の変化に対する不安定要
因を相補的に抑制することとなり、安定した基準電圧を
維持できる。また、このような相補的抑制手段をＭＯＳ
素子で構成したことにより、電力消耗が微小で、製造工
程の追加等がなく従来のまま使用できるという効果があ
る。
【００１２】
【実施例】では、本発明を添付図面を参照して詳細に説
明する。図１は本発明の第１実施例による定電圧回路を
図示してある。図１の定電圧回路は、基準電圧回路５０
と、差動増幅器６０と、分圧回路７０と、基準電圧出力
端８１と電源電圧端Ｖccとの間にチャンネルが連結され
上記差動増幅器６０の出力端６１にゲートが接続された
出力駆動用のＰＭＯＳトランジスタ８０とから構成され
ている。上記基準電圧回路５０、差動増幅器６０及び出
力駆動用ＰＭＯＳトランジスタ８０は、図７に示した回
路のそれと同じものである。上記差動増幅器６０で接地
電圧端Ｖssに連結されたＮＭＯＳトランジスタのゲート
に印加される信号ＳＡＥは、差動増幅器の動作が可能で
あるようにする信号である。
明する。図１は本発明の第１実施例による定電圧回路を
図示してある。図１の定電圧回路は、基準電圧回路５０
と、差動増幅器６０と、分圧回路７０と、基準電圧出力
端８１と電源電圧端Ｖccとの間にチャンネルが連結され
上記差動増幅器６０の出力端６１にゲートが接続された
出力駆動用のＰＭＯＳトランジスタ８０とから構成され
ている。上記基準電圧回路５０、差動増幅器６０及び出
力駆動用ＰＭＯＳトランジスタ８０は、図７に示した回
路のそれと同じものである。上記差動増幅器６０で接地
電圧端Ｖssに連結されたＮＭＯＳトランジスタのゲート
に印加される信号ＳＡＥは、差動増幅器の動作が可能で
あるようにする信号である。
【００１３】上記分圧回路７０が本発明の核心になる構
成であって、図示のように、基準電圧出力端８１と出力
線７２との間にチャンネルが連結されゲートが前記出力
線７２に接続された負荷用のＰＭＯＳトランジスタ７１
と、前記出力線７２と接地電圧端Ｖssとの間に連結され
た抵抗Ｒ７１とから構成されている。前記出力線７２は
上記差動増幅器６０の一つの入力になり、上記基準電圧
回路５０の出力端５１は上記差動増幅器６０の他入力に
なる。
成であって、図示のように、基準電圧出力端８１と出力
線７２との間にチャンネルが連結されゲートが前記出力
線７２に接続された負荷用のＰＭＯＳトランジスタ７１
と、前記出力線７２と接地電圧端Ｖssとの間に連結され
た抵抗Ｒ７１とから構成されている。前記出力線７２は
上記差動増幅器６０の一つの入力になり、上記基準電圧
回路５０の出力端５１は上記差動増幅器６０の他入力に
なる。
【００１４】ここで、上記抵抗Ｒ７１は、４０００〜６
０００Åの多結晶シリコンや基板内の拡散領域から形成
される。また、上記ＰＭＯＳトランジスタ７１のソース
は基板に接続してもよい。
０００Åの多結晶シリコンや基板内の拡散領域から形成
される。また、上記ＰＭＯＳトランジスタ７１のソース
は基板に接続してもよい。
【００１５】図２は本発明の第２実施例による定電圧回
路を示す。図示のように、図２の回路においても図１の
基準電圧回路５０、差動増幅器６０及び出力駆動用のＰ
ＭＯＳトランジスタ８０を具備している。しかし、分圧
回路９０は図１の構成とは異なるものである。すなわ
ち、基準電圧出力端８１に連結された負荷用のＰＭＯＳ
トランジスタ７１と接地電圧端Ｖssに連結された抵抗Ｒ
７１との間にもう一つの抵抗Ｒ７２を連結し、前記二つ
の抵抗Ｒ７１及びＲ７２の間に出力線７３が接続されて
いる。
路を示す。図示のように、図２の回路においても図１の
基準電圧回路５０、差動増幅器６０及び出力駆動用のＰ
ＭＯＳトランジスタ８０を具備している。しかし、分圧
回路９０は図１の構成とは異なるものである。すなわ
ち、基準電圧出力端８１に連結された負荷用のＰＭＯＳ
トランジスタ７１と接地電圧端Ｖssに連結された抵抗Ｒ
７１との間にもう一つの抵抗Ｒ７２を連結し、前記二つ
の抵抗Ｒ７１及びＲ７２の間に出力線７３が接続されて
いる。
【００１６】上記図１及び図２の本発明による定電圧回
路において、分圧回路８０及び９０に共通して使用され
ている負荷用ＰＭＯＳトランジスタ７１は、ゲートとド
レインが接続されているので、飽和領域で動作し、一つ
の抵抗性素子としての機能をもつ。
路において、分圧回路８０及び９０に共通して使用され
ている負荷用ＰＭＯＳトランジスタ７１は、ゲートとド
レインが接続されているので、飽和領域で動作し、一つ
の抵抗性素子としての機能をもつ。
【００１７】図３、４及び５は本発明による定電圧回路
の、動作の特性及びそれによる作用効果を説明するため
のものである。図３は、上記図１及び図２の実施例で使
用されたＰＭＯＳトランジスタ７１の詳細構造図であ
り、図４は、温度変化に対する上記ＰＭＯＳトランジス
タ７１のしきい電圧の変動を示すグラフ、図５は、温度
変化に対する上記ＰＭＯＳトランジスタ７１の正孔の移
動度(hole mobility) の関係を示すグラフである。
の、動作の特性及びそれによる作用効果を説明するため
のものである。図３は、上記図１及び図２の実施例で使
用されたＰＭＯＳトランジスタ７１の詳細構造図であ
り、図４は、温度変化に対する上記ＰＭＯＳトランジス
タ７１のしきい電圧の変動を示すグラフ、図５は、温度
変化に対する上記ＰＭＯＳトランジスタ７１の正孔の移
動度(hole mobility) の関係を示すグラフである。
【００１８】以下、本発明による基準電圧発生動作を説
明する。図１を参照すると、基準電圧回路５０は、二つ
のダイオード接続型ＰＭＯＳトランジスタＴ１、Ｔ２に
よって２ＶTP（ＶTP：ＰＭＯＳトランジスタのしきい電
圧）の出力を出力端５１に発生する。一方、分圧回路７
０においては、負荷用ＰＭＯＳトランジスタ７１の抵抗
ＲPと抵抗Ｒ７１によって分圧された電圧を出力線７２
に発生する。上記負荷用ＰＭＯＳトランジスタ７１は飽
和領域で動作するので、ドレイン−ソース電流ＩDSは次
のように示される。 ＩDS＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×（ＶG −ＶTP）2 ……（３） 第（３）式でμｐは正孔（hole) の移動度（mobility)
、Ｃｏｘはゲート酸化膜の電荷容量、ＷP はチャネル
幅(channel width) 、ＬP はチャネル長さ（channel le
ngth) 、ＶG はゲート電圧、ＶTPはしきい電圧を各々表
す。ここで、上記ＰＭＯＳトランジスタ７１のゲートは
ドレインに接続されているので、上記ゲート電圧ＶG は
ドレイン電圧ＶD と見ることができ、このドレイン電圧
ＶD は上記しきい電圧ＶTPと正反対（−ＶTP）になる。
したがって、上記の第（３）式は、 ＩDS＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×（ＶG −ＶTP）2 ……（３） ＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×（−ＶT −ＶT ）2 ＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×４ＶTP 2 ＝｛（μP ×ＣOX×ＷP ×２ＶTP）／ＬP ｝×ＶTP……………（４） のように変形できる。上記の第（４）式中の（μP ×Ｃ
OX×ＷP ×２ＶTP）／ＬP は、上記ＰＭＯＳトランジス
タ７１の抵抗ＲP の逆数である。したがって、抵抗ＲP
は、 ＲP ＝ＬP ／（μP ×ＣOX×ＷP ×２ＶTP）…………………………（５） になる。一方、出力される基準電圧Ｖref1は上記第７図
と同様に解釈可能であるので、 Ｖref1＝２ＶTP（１＋ＲP ／Ｒ７１）…………………………………（６） となり、上記の第（６）式に上記の第（５）式を代入し
て整理すると、 Ｖref1＝２ＶTP＋｛ＬP ／（μP ×ＣOX×ＷP ×Ｒ７１）｝………（７） となる。
明する。図１を参照すると、基準電圧回路５０は、二つ
のダイオード接続型ＰＭＯＳトランジスタＴ１、Ｔ２に
よって２ＶTP（ＶTP：ＰＭＯＳトランジスタのしきい電
圧）の出力を出力端５１に発生する。一方、分圧回路７
０においては、負荷用ＰＭＯＳトランジスタ７１の抵抗
ＲPと抵抗Ｒ７１によって分圧された電圧を出力線７２
に発生する。上記負荷用ＰＭＯＳトランジスタ７１は飽
和領域で動作するので、ドレイン−ソース電流ＩDSは次
のように示される。 ＩDS＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×（ＶG −ＶTP）2 ……（３） 第（３）式でμｐは正孔（hole) の移動度（mobility)
、Ｃｏｘはゲート酸化膜の電荷容量、ＷP はチャネル
幅(channel width) 、ＬP はチャネル長さ（channel le
ngth) 、ＶG はゲート電圧、ＶTPはしきい電圧を各々表
す。ここで、上記ＰＭＯＳトランジスタ７１のゲートは
ドレインに接続されているので、上記ゲート電圧ＶG は
ドレイン電圧ＶD と見ることができ、このドレイン電圧
ＶD は上記しきい電圧ＶTPと正反対（−ＶTP）になる。
したがって、上記の第（３）式は、 ＩDS＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×（ＶG −ＶTP）2 ……（３） ＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×（−ＶT −ＶT ）2 ＝｛（μP ×ＣOX×ＷP ）／２ＬP ｝×４ＶTP 2 ＝｛（μP ×ＣOX×ＷP ×２ＶTP）／ＬP ｝×ＶTP……………（４） のように変形できる。上記の第（４）式中の（μP ×Ｃ
OX×ＷP ×２ＶTP）／ＬP は、上記ＰＭＯＳトランジス
タ７１の抵抗ＲP の逆数である。したがって、抵抗ＲP
は、 ＲP ＝ＬP ／（μP ×ＣOX×ＷP ×２ＶTP）…………………………（５） になる。一方、出力される基準電圧Ｖref1は上記第７図
と同様に解釈可能であるので、 Ｖref1＝２ＶTP（１＋ＲP ／Ｒ７１）…………………………………（６） となり、上記の第（６）式に上記の第（５）式を代入し
て整理すると、 Ｖref1＝２ＶTP＋｛ＬP ／（μP ×ＣOX×ＷP ×Ｒ７１）｝………（７） となる。
【００１９】上記の第（７）式から知得るように、本発
明の第１実施例による基準電圧Ｖref1はしきい電圧ＶTP
と正孔の移動度μP （ＮＭＯＳトランジスタを使用する
場合には電子の移動度になる）によりその変動の状態が
決定され得る。図３を参照すると、上記の第（７）式
で、ゲート酸化膜の電荷容量ＣOXは製造工程で決定され
るゲート酸化膜の厚さと誘電率ＥOX等によって既に定め
られた値になり、チャネルの幅ＷP 及び長さＬP も構造
的な要因によって設定される値であるので、これらを常
数（constant) とみなすことができる。しかし、しきい
電圧ＶTPは、上記図６の回路に関する説明においても言
及したが、図４のグラフに示すように温度が上昇するこ
とにより、そのレベルは低下する。このような現象は、
この分野で一般的に知られている事実である。一方、正
孔の移動度μP は図５のグラフに示すように温度に対し
て１／Ｔm の比率で減衰する。ここで１／Ｔm のｍは半
導体基板の種類により決定される値であり、シリコン基
板である場合０．２５になる。実際に、電荷の移動度
（mobility) を支配する要因は、温度変化による格子散
乱（lattice scattering) と不純物の散乱（impurity
scattering)とに大別され、温度が上昇する場合には格
子散乱によって、図５のように電荷の移動度は減少す
る。以上より分かるように、上記の第（７）式におい
て、しきい電圧ＶTPのレベルは温度上昇により低くなる
が、分数の分母の因子になる正孔の移動度μｐが温度の
上昇により減衰するので、基準電圧Ｖref1は、両者の相
互に補足的な関係に因って温度の変化に対して安定した
ものになる。
明の第１実施例による基準電圧Ｖref1はしきい電圧ＶTP
と正孔の移動度μP （ＮＭＯＳトランジスタを使用する
場合には電子の移動度になる）によりその変動の状態が
決定され得る。図３を参照すると、上記の第（７）式
で、ゲート酸化膜の電荷容量ＣOXは製造工程で決定され
るゲート酸化膜の厚さと誘電率ＥOX等によって既に定め
られた値になり、チャネルの幅ＷP 及び長さＬP も構造
的な要因によって設定される値であるので、これらを常
数（constant) とみなすことができる。しかし、しきい
電圧ＶTPは、上記図６の回路に関する説明においても言
及したが、図４のグラフに示すように温度が上昇するこ
とにより、そのレベルは低下する。このような現象は、
この分野で一般的に知られている事実である。一方、正
孔の移動度μP は図５のグラフに示すように温度に対し
て１／Ｔm の比率で減衰する。ここで１／Ｔm のｍは半
導体基板の種類により決定される値であり、シリコン基
板である場合０．２５になる。実際に、電荷の移動度
（mobility) を支配する要因は、温度変化による格子散
乱（lattice scattering) と不純物の散乱（impurity
scattering)とに大別され、温度が上昇する場合には格
子散乱によって、図５のように電荷の移動度は減少す
る。以上より分かるように、上記の第（７）式におい
て、しきい電圧ＶTPのレベルは温度上昇により低くなる
が、分数の分母の因子になる正孔の移動度μｐが温度の
上昇により減衰するので、基準電圧Ｖref1は、両者の相
互に補足的な関係に因って温度の変化に対して安定した
ものになる。
【００２０】図２の定電圧回路においても、図１の分圧
回路中に、薄膜多結晶シリコンからなっている抵抗Ｒ７
２を一つ追加しただけであるので、図１の場合と作用効
果は同一である。図５で発生される基準電圧Ｖref2は、 Ｖref2＝２ＶTP（１＋Ｒ７２／Ｒ７１） ＋｛ＬP ／（μP ×ＣOX×ＷP ×Ｒ７１）｝ となる。
回路中に、薄膜多結晶シリコンからなっている抵抗Ｒ７
２を一つ追加しただけであるので、図１の場合と作用効
果は同一である。図５で発生される基準電圧Ｖref2は、 Ｖref2＝２ＶTP（１＋Ｒ７２／Ｒ７１） ＋｛ＬP ／（μP ×ＣOX×ＷP ×Ｒ７１）｝ となる。
【００２１】もちろん、上記しきい電圧ＶTPが製造工程
中の基板の不純物濃度等によって変った場合にも、上述
の移動度μP が温度の変化のときと同様に補足的に機能
するため、基準電圧に大きく影響することはない。
中の基板の不純物濃度等によって変った場合にも、上述
の移動度μP が温度の変化のときと同様に補足的に機能
するため、基準電圧に大きく影響することはない。
【００２２】尚、上記本発明の実施例においては、負荷
用としてＰＭＯＳトランジスタを使用したが、これと同
一な効果を得ることができる他の種類の素子を用いても
構成可能であることを、この分野で通常の知識をもつも
のは容易に理解し得るであろう。
用としてＰＭＯＳトランジスタを使用したが、これと同
一な効果を得ることができる他の種類の素子を用いても
構成可能であることを、この分野で通常の知識をもつも
のは容易に理解し得るであろう。
【００２３】
【発明の効果】これまで説明してきたように、本発明に
おける定電圧回路は、基準電圧回路における温度および
工程条件の変化に対する不安定要因を相補的に抑制する
手段を設けることによって、安定した基準電圧を維持で
きる効果がある。また、本発明における定電圧回路は、
このような相補的抑制手段をＭＯＳ素子で構成したこと
により、電力消耗が微小で、製造工程の追加等がなく従
来のまま使用できるという効果がある。
おける定電圧回路は、基準電圧回路における温度および
工程条件の変化に対する不安定要因を相補的に抑制する
手段を設けることによって、安定した基準電圧を維持で
きる効果がある。また、本発明における定電圧回路は、
このような相補的抑制手段をＭＯＳ素子で構成したこと
により、電力消耗が微小で、製造工程の追加等がなく従
来のまま使用できるという効果がある。
【００２４】
【図１】本発明による定電圧回路の実施例を示す回路図
である。
である。
【図２】本発明による定電圧回路の他の実施例を示す回
路図である。
路図である。
【図３】ＰＭＯＳトランジスタの構造を示す構造拡大図
である。
である。
【図４】温度としきい電圧の関係を示すグラフである。
【図５】温度と正孔の移動度の関係を示すグラフであ
る。
る。
【図６】従来の基準電圧回路を示す回路図である。
【図７】従来の定電圧回路を示す回路図である。
【図８】バンドギャップ基準電圧回路を示す回路図であ
る。
る。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明による定電圧回路の実施例を示す回路図
である。
である。
【図２】本発明による定電圧回路の他の実施例を示す回
路図である。
路図である。
【図３】ＰＭＯＳトランジスタの構造を示す構造拡大図
である。
である。
【図４】温度としきい電圧の関係を示すグラフである。
【図５】温度と正孔の移動度の関係を示すグラフであ
る。
る。
【図６】従来の基準電圧回路を示す回路図である。
【図７】従来の定電圧回路を示す回路図である。
【図８】バンドギャップ基準電圧回路を示す回路図であ
る。
る。
【図９】従来の回路の動作タイミング図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図４】
【図５】
【図１】
【図２】
【図３】
【図６】
【図７】
【図８】
【図９】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/407 (72)発明者 ドン−スー ジェオン 大韓民国 ソウル セオチョ−グ セオチ ョ ２−ドン （番地なし） シンドンガ アパート ナンバー ３−1011
Claims (12)
- 【請求項１】 所定の一定電圧を出力する基準電圧回路
と、前記基準電圧回路の出力を一つの入力として受ける
差動増幅器と、前記差動増幅器の出力にゲートが接続さ
れ電源電圧端と基準電圧出力端との間にチャンネルが連
結されたＭＯＳトランジスタを具備する半導体メモリー
装置において、 上記基準電圧出力端を入力とし、上記差動増幅器の他の
一つの入力に出力線が連結された分圧手段を具備し、 上記分圧手段が、飽和領域で動作し上記基準電圧出力端
と上記出力線との間に連結されたＭＯＳ型負荷手段と、
上記出力線と接地電圧端との間に連結された抵抗手段と
から構成されることを特徴とする定電圧回路。 - 【請求項２】 抵抗手段が６０００Å以下の厚さをもつ
多結晶シリコンであるか、半導体基板内に形成された拡
散領域からなることを特徴とする請求項１記載の定電圧
回路。 - 【請求項３】 負荷手段が、上記基準電圧出力端にチャ
ンネルの一端が接続され、上記出力線にゲートとチャン
ネルの他端とが共通接続されたＭＯＳトランジスタから
なることを特徴とする請求項１記載の定電圧回路。 - 【請求項４】 チャンネルの一端が、基板に接続される
ことを特徴とする請求項３記載の定電圧回路。 - 【請求項５】 負荷手段と出力線との間に他の抵抗手段
が具備されることを特徴とする請求項１記載の定電圧回
路。 - 【請求項６】 他の抵抗手段が、６０００Å以下の厚さ
をもって半導体基板内に形成された拡散領域からなるこ
とを特徴とする請求項５記載の定電圧回路。 - 【請求項７】 一つの差動増幅器を具備する半導体メモ
リー装置の定電圧回路において、 所定の一定電圧を上記差動増幅器の一つの入力として提
供する電圧回路と、 上記所定の一定電圧に比例する電位をもつ基準電圧出力
端と、 上記基準電圧出力端に連結され、上記基準電圧出力端の
電位に反比例する抵抗値をもつ負荷手段を最小限もって
おり、出力線が上記差動増幅器の他の一つの入力に連結
された分圧手段を具備したことを特徴とする定電圧回
路。 - 【請求項８】 負荷手段が、飽和領域で動作するＭＯＳ
トランジスタからなることを特徴とする請求項７記載の
定電圧回路。 - 【請求項９】 基準電圧出力端の電位が、最小限上記所
定の一定電圧の電位より大きく、上記所定の一定電圧に
は比例し、上記負荷手段の抵抗には反比例することを特
徴とする請求項７記載の定電圧回路。 - 【請求項１０】 負荷手段が、チャンネルの一端が上記
基準電圧出力端に接続されゲートとチャンネルの他端が
上記分圧手段の出力線に接続されたＭＯＳトランジスタ
からなることを特徴とする請求項７，８又は９記載の定
電圧回路。 - 【請求項１１】 差動増幅器の出力にゲートが接続さ
れ、上記基準電圧出力端と電源電圧端との間にチャンネ
ルが連結された駆動用ＰＭＯＳトランジスタを設けたこ
とを特徴とする請求項７記載の定電圧回路。 - 【請求項１２】 出力線と接地電圧端との間に、所定の
厚さの多結晶シリコン又は基板内の拡散領域からなる抵
抗が連結されることを特徴とする請求項７記載の定電圧
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900019590A KR920010633A (ko) | 1990-11-30 | 1990-11-30 | 반도체 메모리 장치의 기준전압 발생회로 |
| KR19590/1990 | 1990-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129265A true JPH07129265A (ja) | 1995-05-19 |
Family
ID=19306825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121800A Pending JPH07129265A (ja) | 1990-11-30 | 1991-04-25 | 半導体メモリー装置の定電圧回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5818212A (ja) |
| JP (1) | JPH07129265A (ja) |
| KR (1) | KR920010633A (ja) |
| CN (1) | CN1061864A (ja) |
| DE (1) | DE4112580A1 (ja) |
| FR (1) | FR2670035A1 (ja) |
| GB (1) | GB2250358A (ja) |
| IT (1) | IT1245618B (ja) |
| NL (1) | NL9100684A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982162A (en) * | 1996-04-22 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Internal voltage generation circuit that down-converts external power supply voltage and semiconductor device generating internal power supply voltage on the basis of reference voltage |
| JP2009110175A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | 電圧検知回路及びこれを備える半導体装置 |
| JP2014225267A (ja) * | 2014-06-30 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 電圧検知回路 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940003406B1 (ko) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | 내부 전원전압 발생회로 |
| JPH06104672A (ja) * | 1992-09-22 | 1994-04-15 | Mitsubishi Electric Corp | クランプ回路 |
| KR100190179B1 (ko) * | 1994-06-03 | 1999-06-01 | 모리시따 요오이찌 | 신호전송방법, 신호전송회로 및 이것을 이용한 반도체집적회로 |
| DE19528209C1 (de) * | 1995-08-01 | 1996-08-29 | Siemens Ag | Schaltungsanordnung zur Basisvorspannungsversorgung von Stromquellentransistoren in Bipolar-IC-Schaltungen |
| US6292050B1 (en) * | 1997-01-29 | 2001-09-18 | Cardiac Pacemakers, Inc. | Current and temperature compensated voltage reference having improved power supply rejection |
| WO1998039693A1 (fr) * | 1997-03-04 | 1998-09-11 | Seiko Epson Corporation | Circuit electronique, dispositif a semiconducteur, materiel electronique et horloge |
| US6686792B2 (en) | 1997-03-04 | 2004-02-03 | Seiko Epson Corporation | Electronic circuit, semiconductor device, electronic equipment, and timepiece |
| JP3853911B2 (ja) * | 1997-06-25 | 2006-12-06 | 沖電気工業株式会社 | 定電流回路及びそれを用いた差動増幅回路 |
| JP3223844B2 (ja) * | 1997-06-27 | 2001-10-29 | 日本電気株式会社 | 基準電圧発生装置 |
| KR19990004651A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체 메모리소자의 기준전압 발생회로 |
| US6037833A (en) * | 1997-11-10 | 2000-03-14 | Philips Electronics North America Corporation | Generator for generating voltage proportional to absolute temperature |
| KR100295066B1 (ko) * | 1997-12-31 | 2001-07-12 | 박종섭 | 반도체메모리장치의데이타출력장치 |
| KR100334864B1 (ko) * | 1998-06-30 | 2002-08-24 | 주식회사 하이닉스반도체 | 내부전압강하회로 |
| TW453032B (en) * | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| KR100333547B1 (ko) * | 1999-06-29 | 2002-04-24 | 박종섭 | 기준전압 발생기 |
| DE10050561B4 (de) * | 2000-10-12 | 2005-04-28 | Dialog Semiconductor Gmbh | Integrierte Schaltung mit Schaltungsteilen mit unterschiedlicher Versorgungsspannung |
| US7019583B2 (en) * | 2001-01-29 | 2006-03-28 | Axiohm Transaction Solutions, Inc. | Current inrush limiting circuit |
| TW533678B (en) * | 2002-03-19 | 2003-05-21 | Taiwan Semiconductor Mfg | Reference voltage circuit |
| US7071770B2 (en) * | 2004-05-07 | 2006-07-04 | Micron Technology, Inc. | Low supply voltage bias circuit, semiconductor device, wafer and system including same, and method of generating a bias reference |
| US7327186B1 (en) * | 2005-05-24 | 2008-02-05 | Spansion Llc | Fast wide output range CMOS voltage reference |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| US7564225B2 (en) * | 2005-09-28 | 2009-07-21 | Monolithic Power Systems, Inc. | Low-power voltage reference |
| KR100799836B1 (ko) | 2006-09-11 | 2008-01-31 | 삼성전기주식회사 | 온도 변화에 둔감한 출력 보상 회로 |
| US8284624B2 (en) * | 2009-02-03 | 2012-10-09 | Samsung Electronics Co., Ltd. | Level detector, internal voltage generator including level detector, and semiconductor memory device including internal voltage generator |
| US8305068B2 (en) * | 2009-11-25 | 2012-11-06 | Freescale Semiconductor, Inc. | Voltage reference circuit |
| US11015149B2 (en) | 2010-06-21 | 2021-05-25 | Toyota Motor Corporation | Methods of facilitating removal of a fingerprint |
| US9070361B2 (en) | 2011-06-10 | 2015-06-30 | Google Technology Holdings LLC | Method and apparatus for encoding a wideband speech signal utilizing downmixing of a highband component |
| CN102915066B (zh) * | 2012-10-25 | 2014-09-03 | 四川和芯微电子股份有限公司 | 用于输出基准电压的电路 |
| CN102929322A (zh) * | 2012-11-23 | 2013-02-13 | 聚辰半导体(上海)有限公司 | 一种低成本低压差线性稳压器 |
| EP2779456B1 (en) * | 2013-03-15 | 2018-08-29 | Dialog Semiconductor B.V. | Method for reducing overdrive need in mos switching and logic circuit |
| CN104639153B (zh) * | 2013-11-08 | 2017-10-20 | 中芯国际集成电路制造(上海)有限公司 | 一种具有栅偏压补偿的mos晶体管电路 |
| US9641129B2 (en) | 2015-09-16 | 2017-05-02 | Nxp Usa, Inc. | Low power circuit for amplifying a voltage without using resistors |
| CN107066008B (zh) * | 2017-05-23 | 2018-06-26 | 上海华虹宏力半导体制造有限公司 | 参考电压产生电路 |
| KR102697884B1 (ko) | 2019-10-04 | 2024-08-22 | 에스케이하이닉스 주식회사 | 전압 생성 회로 및 이를 포함하는 입력 버퍼 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228114U (ja) * | 1975-08-18 | 1977-02-26 | ||
| JPS58158724A (ja) * | 1982-03-16 | 1983-09-21 | Matsushita Electric Ind Co Ltd | 基準電圧発生回路 |
| JPS59136820A (ja) * | 1983-01-26 | 1984-08-06 | Mitsubishi Electric Corp | 定電圧発生回路 |
| JPH0348313A (ja) * | 1989-04-26 | 1991-03-01 | Seiko Epson Corp | 定電圧回路 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609414A (en) * | 1968-08-20 | 1971-09-28 | Ibm | Apparatus for stabilizing field effect transistor thresholds |
| DE2613937A1 (de) * | 1976-04-01 | 1977-10-13 | Licentia Gmbh | Schaltungsanordnung |
| DE2708021C3 (de) * | 1977-02-24 | 1984-04-19 | Eurosil GmbH, 8000 München | Schaltungsanordnung in integrierter CMOS-Technik zur Regelung der Speisespannung für eine Last |
| GB2034937B (en) * | 1978-11-14 | 1983-01-06 | Philips Electronic Associated | Regulated power supply |
| US4295088A (en) * | 1978-12-11 | 1981-10-13 | Rca Corporation | Temperature-sensitive voltage divider |
| JPS576384A (en) * | 1980-06-13 | 1982-01-13 | Hitachi Ltd | Power source circuit and electronic watch using this |
| JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
| JPS5761981A (en) * | 1980-10-01 | 1982-04-14 | Hitachi Ltd | Electronic circuit using voltage reguction means |
| US4527213A (en) * | 1981-11-27 | 1985-07-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with circuits for protecting an input section against an external surge |
| US4453121A (en) * | 1981-12-21 | 1984-06-05 | Motorola, Inc. | Reference voltage generator |
| JPH0772852B2 (ja) * | 1984-01-26 | 1995-08-02 | 株式会社東芝 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JP2592234B2 (ja) * | 1985-08-16 | 1997-03-19 | 富士通株式会社 | 半導体装置 |
| US4723108A (en) * | 1986-07-16 | 1988-02-02 | Cypress Semiconductor Corporation | Reference circuit |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| JPH0690655B2 (ja) * | 1987-12-18 | 1994-11-14 | 株式会社東芝 | 中間電位発生回路 |
| IT1227488B (it) * | 1988-11-23 | 1991-04-12 | Sgs Thomson Microelectronics | Circuito di riferimento di tensione ad andamento in temperatura linearizzato. |
| KR910005599B1 (ko) * | 1989-05-01 | 1991-07-31 | 삼성전자 주식회사 | 고밀도 반도체 메모리장치의 전원 공급전압 변환회로 |
| US5023543A (en) * | 1989-09-15 | 1991-06-11 | Gennum Corporation | Temperature compensated voltage regulator and reference circuit |
-
1990
- 1990-11-30 KR KR1019900019590A patent/KR920010633A/ko not_active IP Right Cessation
-
1991
- 1991-04-02 FR FR9103947A patent/FR2670035A1/fr active Pending
- 1991-04-11 US US07/683,717 patent/US5818212A/en not_active Expired - Lifetime
- 1991-04-17 DE DE4112580A patent/DE4112580A1/de not_active Ceased
- 1991-04-19 NL NL9100684A patent/NL9100684A/nl not_active Application Discontinuation
- 1991-04-25 JP JP3121800A patent/JPH07129265A/ja active Pending
- 1991-04-30 IT ITRM910287A patent/IT1245618B/it active IP Right Grant
- 1991-04-30 GB GB9109276A patent/GB2250358A/en not_active Withdrawn
- 1991-04-30 CN CN91102987A patent/CN1061864A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228114U (ja) * | 1975-08-18 | 1977-02-26 | ||
| JPS58158724A (ja) * | 1982-03-16 | 1983-09-21 | Matsushita Electric Ind Co Ltd | 基準電圧発生回路 |
| JPS59136820A (ja) * | 1983-01-26 | 1984-08-06 | Mitsubishi Electric Corp | 定電圧発生回路 |
| JPH0348313A (ja) * | 1989-04-26 | 1991-03-01 | Seiko Epson Corp | 定電圧回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982162A (en) * | 1996-04-22 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Internal voltage generation circuit that down-converts external power supply voltage and semiconductor device generating internal power supply voltage on the basis of reference voltage |
| US6064275A (en) * | 1996-04-22 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Internal voltage generation circuit having ring oscillator whose frequency changes inversely with power supply voltage |
| JP2009110175A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | 電圧検知回路及びこれを備える半導体装置 |
| JP2014225267A (ja) * | 2014-06-30 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 電圧検知回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL9100684A (nl) | 1992-06-16 |
| FR2670035A1 (fr) | 1992-06-05 |
| GB9109276D0 (en) | 1991-06-19 |
| IT1245618B (it) | 1994-09-29 |
| CN1061864A (zh) | 1992-06-10 |
| GB2250358A (en) | 1992-06-03 |
| US5818212A (en) | 1998-10-06 |
| ITRM910287A0 (it) | 1991-04-30 |
| DE4112580A1 (de) | 1992-06-04 |
| ITRM910287A1 (it) | 1992-10-30 |
| KR920010633A (ko) | 1992-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07129265A (ja) | 半導体メモリー装置の定電圧回路 | |
| US7224210B2 (en) | Voltage reference generator circuit subtracting CTAT current from PTAT current | |
| US6549065B2 (en) | Low-voltage bandgap reference circuit | |
| TWI271608B (en) | A low offset bandgap voltage reference | |
| US6791308B2 (en) | Internal power supply for an integrated circuit having a temperature compensated reference voltage generator | |
| JP2682470B2 (ja) | 基準電流回路 | |
| JP2002055724A (ja) | 実質的に温度非依存性の電流を生成する方法およびその実施を許容するデバイス | |
| US7053694B2 (en) | Band-gap circuit with high power supply rejection ratio | |
| US7511566B2 (en) | Semiconductor circuit with positive temperature dependence resistor | |
| JPH05289760A (ja) | 基準電圧発生回路 | |
| JP2000330658A (ja) | 電流源および電流の発生方法 | |
| JP3197535B2 (ja) | 基準電圧発生回路 | |
| JP2885312B2 (ja) | テクノロジー及び温度の補償をした電圧検出回路 | |
| JP2684600B2 (ja) | 温度に対して安定な電流源 | |
| US6795343B2 (en) | Band-gap voltage reference | |
| US20140152290A1 (en) | Reference voltage circuit | |
| JP2003233429A (ja) | 電源回路及びバイアス回路 | |
| US8760220B1 (en) | Beta enhanced voltage reference circuit | |
| JP4919776B2 (ja) | 基準電圧回路 | |
| JP2000172353A (ja) | 定電圧発生回路 | |
| US6377114B1 (en) | Resistor independent current generator with moderately positive temperature coefficient and method | |
| TWI654510B (zh) | 偏壓電路 | |
| JP3414320B2 (ja) | 基準電圧回路 | |
| JP3557744B2 (ja) | 基準電圧発生回路 | |
| JP3266941B2 (ja) | 定電流回路 |