JPH07123149B2 - 半導体パッケージ - Google Patents

半導体パッケージ

Info

Publication number
JPH07123149B2
JPH07123149B2 JP3159965A JP15996591A JPH07123149B2 JP H07123149 B2 JPH07123149 B2 JP H07123149B2 JP 3159965 A JP3159965 A JP 3159965A JP 15996591 A JP15996591 A JP 15996591A JP H07123149 B2 JPH07123149 B2 JP H07123149B2
Authority
JP
Japan
Prior art keywords
chip
semiconductor package
bonding
electrode
insulating tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3159965A
Other languages
English (en)
Other versions
JPH04324662A (ja
Inventor
ユン ソー キム、
ジャエ ムン アーン、
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH04324662A publication Critical patent/JPH04324662A/ja
Publication of JPH07123149B2 publication Critical patent/JPH07123149B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体の多機能、高集
積化の趨勢によって大型化されていくチップの搭載とワ
イヤのボンディングに適合する半導体パッケージに関す
るものである。
【０００２】
【従来の技術】一般にチップを搭載する半導体パッケー
ジは、パッド上にチップを付け、パッドの周囲に配列さ
れたリードとチップをワイヤボンディングして電源を供
給することが出来るように連結した後、封止樹脂でモー
ルディングすることによって構成されたものである。し
かし、上記の半導体パッケージはチップが付けられるパ
ッドが形成されることによってパッドが占める空間が必
要になり、上記トッドとリード戸の間に所定の間隔が保
持しなければならないので全体的にパッドが占める占有
面積が大きくなることにより半導体パッケージが大型化
される短点があった。さらに、パッドとリードが所定の
間隔が離れることによりチップのワイヤボンディングの
長さが長くなることによってワイヤボンディングの能率
が低下され、ワイヤの変型等により製品の信頼性が低下
されたものである。しかも、チップの多機能、高集積化
によりチップが大型化され、これに対応してリードの数
増加することになるので上記の問題点はもっと加重され
たものである。従って、近来に半導体パッケージの高機
能、可集積化及び経薄短小化のために図６でのようにパ
ッドを除去して半導体チップを搭載することのできる半
導体パッケージが開発された。
【０００３】このような半導体パッケージはチップ４１
の電極４１ａを中央部位に形成し、リード４２をチップ
４１の中央部に近接された位置まで延長して配列したも
ので、チップ４１上にリード４２を載置し、これらを接
着製で付けてチップ４１が延長されて形成されたリード
４２によって支持されるようにすることによって解決し
たものである。しかし、上記のような半導体パッケージ
４０はチップ４１の電極４１ａが中央部位に来るように
設計した状態ではリード４２がチップ４１を支持するこ
とのできる面積が大きくて可能であるか、チップ４１の
設計上又は既存にチップ４１の電極４１ａがチップ４１
のまわりに配列形成された半導体チップはリード４２の
長さが延長されて形成された状態ではワイヤボンディン
グが不可能になり、ワイヤボンディング可能であるよう
にリード４２の長さを短く形成する場合リード４２がチ
ップ４１を支持することのできる部位が短くなるのでチ
ップ４１の搭載が不可能になる問題点が発生したもので
ある。
【０００４】
【発明が解決しようとする課題】この発明は上記のよう
な問題点を解決するためのもので、この発明の目的は、
半導体パッケージの薄形小型化を図ることができるとと
もに、チップの設計の自由度を増加でき、また、ワイヤ
ボンディングの長さの減少及びワイヤボンディング能率
の向上を図ることができる半導体パッケージを提供する
ことにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明においては、半導体のチップ(2) を該チッ
プ上に設けられた電極(2a, 22a) を上側にして配置し、
前記チップ(2) の下側にリード(4,24)を配置して、これ
らチップ及びリードを封止物でモールディングして構成
する半導体パッケージにおいて、折り曲げられて、少な
くとも前記電極(2a, 22a) を除いたチップの上下面を連
続して被覆する絶縁性テープ(14, 34)と、前記チップ
(2) の下側の絶縁テープ(14, 34)上に設けられ、前記リ
ード(4, 24) と電気的に接続される接続部(12, 32)と、
前記チップ(2) の上側の絶縁テープ(14, 34)上に設けら
れ、前記電極(2a, 22a) とワイヤボンディングにより電
気的に接続されるボンディング部(11, 31)と、前記接続
部(12, 32)とボンディング部(11, 31)とを接続する導線
(13, 33)と、を備える電気的連結体(10, 30)を具備する
ことを特徴とする。
【０００６】
【実施例】以下、この発明による実施例を添付した図１
から図９を用いて詳細に説明する。
【０００７】図１〜図５はこの発明による半導体パッケ
ージ１の第１実施例を示すものである。
【０００８】図１に示すように、この実施例の半導体パ
ッケージ１においては、半導体チップ（以下、単にチッ
プという）２がこのチップ２上に設けられた電極２ａを
上側にして配置されるとともに、前記チップ２の下側に
リード４が配置される。そして、これらチップ２及びリ
ード４は封止物でモールディングされている。
【０００９】前記半導体パッケージ１は電気的連結体１
０を含む。この電気的連結体１０は、折り曲げられて少
なくとも前記電極２ａを除いたチップの上下面を連続し
て被覆する絶縁性テープ１４と、前記チップ２の下側の
絶縁テープ１４上に設けられて前記リード４と電気的に
接続される接続部１２と、前記チップ２の上側の絶縁テ
ープ１４上に設けられて前記電極２ａとワイヤボンディ
ングにより電気的に接続されるボンディング部１１と、
前記接続部１２とボンディング部１１とを接続する微細
金属線（導線）１３と、を備える。
【００１０】前記電気的連結体１０は、半導体チップ２
の周縁近傍に形成された電極２ａを露出できる範囲内
で、チップ２の上面及び下面に被覆されて接着剤３によ
りチップ２に接着されている。
【００１１】また、チップ２の電極２ａが周縁近傍に形
成されているので、前記電気的連結体１０のボンディン
グ部１１及び接続部１２は、チップ２の電極２ａと近接
するように絶縁テープ１４の側縁近傍に配列形成され、
微細金属線１３で絶縁テープ１４の中心部を通るように
連結されている。
【００１２】そして電気的連結体１０のボンディング部
１１，前記接続部１２，微細金属線（導線）１３で形成
されるパターンは、絶縁テープ１４の長さ方向に沿っ
て、すなわち図２に示す上下方向で、対称に形成されて
いる。
【００１３】前記電気的連結体１０には複数のチップに
対応するように複数のパターンが連続して形成されてお
り、チップ２への被覆時に、１チップに対応する１パタ
ーン毎に切断されて使用される。
【００１４】次に、上記構成を有する半導体パッケージ
１の製造方法を説明する。
【００１５】まず、図３に示すように、ボンディング部
１１がチップ２上側に位置されるようにし、接続部１２
はチップ２の下側に位置されるようにして、前記電気的
連結体１０をチップ２の周囲に接着する。
【００１６】次に、図１に示したチップ２，電気的連結
体１０，リード４を上側から及び下側から各々見た図で
ある図４及び図５に示すように、チップ２の電極２ａと
ボンディング部１１とをワイヤボンディング線６で連結
するとともに、リード４と接続部１２とが接続する。こ
のリード４と接続部１２との接続は、バンプ(Bump)又は
伝導度が高い金属をペースト化した接着剤（図示せず）
を用いて行われる。
【００１７】したがって、ボンディング部１１と接続部
１２とが微細金属線１３で接続されているため、チップ
２の電極２ａとリード４とが電気的連結体１０により電
気的に接続される。すなわち、チップ２の電極２ａへ、
リード４より電気的連結体１０を介して電源が供給され
ることとなる。この状態で、チップ２，電気的連結体１
０，リード４を囲むように封止樹脂５でモールディング
して半導体パッケージ１を構成する。
【００１８】次に、図６〜図８を用いて、この発明に係
る第２実施例を説明する。
【００１９】この実施例においては、チップ２２の電極
２２ａがチップ２２の中央部に形成され、この電極２２
ａに対応して、絶縁性テープ３４のチップ２２上側に当
たる部分の中央部に開口部３４ａが設けられるととも
に、この開口部３４ａの周囲にボンディング部３１を設
けるようにしている。また、図６及び図８に示すよう
に、接続部３２も絶縁テープ３４の周縁から多少はなれ
て絶縁テープ３４の中央部に設けられている。したがっ
て、ボンディング部３１と接続部３２とを結ぶ微細金属
線３３は、絶縁テープ３４の周縁近傍を通るように形成
されている。
【００２０】したがって、前記開口部３４ａで露出され
るチップ２２の電極２２ａとボンディング部３１とをワ
イヤボンディング線２６で接続するとともに、接続部３
２とリード２４とを接着剤で接着することによって、チ
ップ２２の電極２２ａとリード２４とを電気的に接続す
ることができる。
【００２１】以上説明したように、リード４，２４上に
チップ２，２２を直接接着できるため、パッケージの薄
形小型化を図ることができ、パッケージの面積及び容積
を最大限活用できるようになって大型チップの搭載が可
能になる。
【００２２】また、チップ２，２２の電極２ａ，２２ａ
がチップ２，２２の周縁近傍あるいは中央部のどの位置
に形成されても、電気的連結体１０，３０においては、
ボンディング部１１，３１及び接続部１２，３２を電極
２ａ，２２ａに対応するように絶縁テープ１３，３３の
周縁部あるいは中央部に選択的に配列形成し、微細金属
線１３，３３を中央部あるいは周縁部に配設することが
できる。このような電気的連結体１０，３０でチップ
２，２２の電極２ａ，２２ａとリード４，１４とを接続
することができるため、チップ２，２２の設計の自由度
を向上できる。
【００２３】また、チップ２，２２の電極２ａ，２２ａ
に近接させて電気的連結体１０，３０のボンディング部
１１，３１を形成することができるため、ワイヤボンデ
ィングの長さを短縮できるとともにワイヤボンディング
能率を向上できる。また、図８に示すように電極２２ａ
が中央部に形成されてリード２４とチップ２２との接触
面積を大きくとれる場合はもちろん、図５に示すように
電極２ａが周縁部に形成された場合も、リード４と電気
的連結体１０の接続部１２との接続においてチップ２と
リード４との接触面積を十分に持たせることができ、チ
ップ２をリード４に支持させることができる。
【００２４】
【発明の効果】以上、説明したように、この発明による
半導体パッケージによれば、チップをリードに直接接着
し、チップの電極とリードとを電気的連結体を介して電
気的に接続することによって電源供給を可能にしている
ため、半導体パッケージの薄形小型化を図ることができ
るとともに、搭載されるチップの電極位置と近接された
位置にボンディング部及び接続部を自由に形成できるよ
うになり、このため、チップの設計の自由度を増加でき
るとともに、ワイヤボンディングの長さの減少及びワイ
ヤボンディング能率の向上を図ることができ、製品の信
頼性を向上できるものである。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体パッケージの
断面図である。
【図２】本発明の第１実施例による電気的連結体を広げ
た状態を示す平面図である。
【図３】本発明の第１実施例による電気的連結体がチッ
プに被覆された状態を示す断面図である。
【図４】本発明の第１実施例の電気的連結体によるチッ
プのボンディング状態図であって上方向から見た図であ
る。
【図５】本発明の第１実施例の電気的連結体によるチッ
プのボンディング状態図であって下方向から見た図であ
る。
【図６】本発明の第２実施例による電気的連結体を広げ
た状態を示す平面図である。
【図７】本発明の第２実施例の電気的連結体によるチッ
プのボンディング状態図であって上方向から見た図であ
る。
【図８】本発明の第２実施例の電気的連結体によるチッ
プのボンディング状態図であって下方向から見た図であ
る。
【図９】従来のチップボンディング状態図である。
【符号の説明】
１ 半導体パッケージ ２，２２ チップ ２ａ，２２ａ 電極 ３ 接着剤 ４，２４ リード ５ 封止樹脂 ６，２６ ワイヤボンディング線 １０，３０ 電気的連結体 １１，３１ ボンディング １２，３２ 接続部 １３，３３ 微細金属線 １４，３４ 絶縁テープ ３４ａ 開口部
フロントページの続き (72)発明者 アーン、 ジャエ ムン 大韓民国 キュンキ−ド スオン市 ウマ ン−ドン ヒュンダイ アパートメント １−201 (56)参考文献 特開 平１−238128（ＪＰ，Ａ) 特公 昭60−42620（ＪＰ，Ｂ１)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体のチップ(2) を該チップ上に設け
    られた電極(2a, 22a) を上側にして配置し、前記チップ
    (2) の下側にリード(4,24)を配置して、これらチップ及
    びリードを封止物でモールディングして構成する半導体
    パッケージにおいて、 折り曲げられて、少なくとも前記電極(2a, 22a) を除い
    たチップの上下面を連続して被覆する絶縁性テープ(14,
    34)と、 前記チップ(2) の下側の絶縁テープ(14, 34)上に設けら
    れ、前記リード(4, 24) と電気的に接続される接続部(1
    2, 32)と、 前記チップ(2) の上側の絶縁テープ(14, 34)上に設けら
    れ、前記電極(2a, 22a) とワイヤボンディングにより電
    気的に接続されるボンディング部(11, 31)と、 前記接続部(12, 32)とボンディング部(11, 31)とを接続
    する導線(13, 33)と、を備える電気的連結体(10, 30)を
    具備し、 前記チップの電極(2a, 22a) へ、前記リード(4, 24) よ
    り電気的連結体(10, 30)を介して電源が供給されること
    を特徴とする半導体パッケージ。
  2. 【請求項２】 前記電極(2a)はチップ(2) の周縁近傍に
    配設され、この電極(2a)に対応して、少なくとも前記ボ
    ンディング部(11)が、前記絶縁性テープ(14)の周縁近傍
    に配設されることを特徴とする請求項１に記載の半導体
    パッケージ。
  3. 【請求項３】 前記接続部(12)は、前記絶縁テープ(14)
    の周縁近傍に配設され、前記導線(13)が、前記絶縁テー
    プ(14)の中央部を通って前記接続部(12)とボンディング
    部(11)とを接続することを特徴とする請求項２に記載の
    半導体パッケージ。
  4. 【請求項４】 前記電極(22a) はチップ(2) の中央部に
    配設され、この電極(22a) に対応して、前記チップ(22)
    の上側の絶縁性テープ(34)の中央部に開口部(34a) が設
    けられるとともに、この開口部(34a) の周囲に前記ボン
    ディング部(31)が配設されることを特徴とする請求項１
    に記載の半導体パッケージ。
  5. 【請求項５】 前記導線(33)が、前記絶縁テープ(34)の
    周縁近傍を通って前記接続部(32)とボンディング部(31)
    とを接続することを特徴とする請求項４に記載の半導体
    パッケージ。
JP3159965A 1991-04-03 1991-06-05 半導体パッケージ Expired - Fee Related JPH07123149B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1991-5360 1991-04-03
KR1019910005360A KR940007649B1 (ko) 1991-04-03 1991-04-03 반도체 패키지

Publications (2)

Publication Number Publication Date
JPH04324662A JPH04324662A (ja) 1992-11-13
JPH07123149B2 true JPH07123149B2 (ja) 1995-12-25

Family

ID=19312856

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3159965A Expired - Fee Related JPH07123149B2 (ja) 1991-04-03 1991-06-05 半導体パッケージ

Country Status (3)

Country Link
US (1) US5166866A (ja)
JP (1) JPH07123149B2 (ja)
KR (1) KR940007649B1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2668651A1 (fr) * 1990-10-29 1992-04-30 Sgs Thomson Microelectronics Circuit integre a boitier moule comprenant un dispositif de reduction de l'impedance dynamique.
JPH04179263A (ja) * 1990-11-14 1992-06-25 Hitachi Ltd 樹脂封止型半導体装置とその製造方法
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
US5509070A (en) * 1992-12-15 1996-04-16 Softlock Services Inc. Method for encouraging purchase of executable and non-executable software
US7089212B2 (en) * 1992-12-15 2006-08-08 Sl Patent Holdings Llc System and method for controlling access to protected information
US6266654B1 (en) * 1992-12-15 2001-07-24 Softlock.Com, Inc. Method for tracking software lineage
US5426263A (en) * 1993-12-23 1995-06-20 Motorola, Inc. Electronic assembly having a double-sided leadless component
US5624316A (en) * 1994-06-06 1997-04-29 Catapult Entertainment Inc. Video game enhancer with intergral modem and smart card interface
JP3395863B2 (ja) * 1994-08-10 2003-04-14 富士通株式会社 ソフトウエア管理モジュール、ソフトウエア再生管理装置およびソフトウエア再生管理システム
US6108637A (en) 1996-09-03 2000-08-22 Nielsen Media Research, Inc. Content display monitor
US5948061A (en) 1996-10-29 1999-09-07 Double Click, Inc. Method of delivery, targeting, and measuring advertising over networks
US6407333B1 (en) * 1997-11-04 2002-06-18 Texas Instruments Incorporated Wafer level packaging
US6643696B2 (en) 1997-03-21 2003-11-04 Owen Davis Method and apparatus for tracking client interaction with a network resource and creating client profiles and resource database
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
WO1998058334A1 (en) * 1997-06-16 1998-12-23 Doubleclick Inc. Method and apparatus for automatic placement of advertising
JP5053483B2 (ja) 1998-08-03 2012-10-17 グーグル インコーポレイティド 再ターゲット化広告配布のためのネットワーク
AUPQ206399A0 (en) 1999-08-06 1999-08-26 Imr Worldwide Pty Ltd. Network user measurement system and method
ATE522036T1 (de) 2000-01-12 2011-09-15 Jupiter Media Metrix Inc System und verfahren zur schätzung der verbreitung digitalem inhalts im world-wide-web
US8271778B1 (en) 2002-07-24 2012-09-18 The Nielsen Company (Us), Llc System and method for monitoring secure data on a network
CN1326432C (zh) * 2002-12-23 2007-07-11 矽统科技股份有限公司 无焊垫设计的高密度电路板及其制造方法
US20140379421A1 (en) 2013-06-25 2014-12-25 The Nielsen Company (Us), Llc Methods and apparatus to characterize households with media meter data
US9277265B2 (en) 2014-02-11 2016-03-01 The Nielsen Company (Us), Llc Methods and apparatus to calculate video-on-demand and dynamically inserted advertisement viewing probability
US10219039B2 (en) 2015-03-09 2019-02-26 The Nielsen Company (Us), Llc Methods and apparatus to assign viewers to media meter data
US9848224B2 (en) 2015-08-27 2017-12-19 The Nielsen Company(Us), Llc Methods and apparatus to estimate demographics of a household
US10791355B2 (en) 2016-12-20 2020-09-29 The Nielsen Company (Us), Llc Methods and apparatus to determine probabilistic media viewing metrics

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3113248A (en) * 1960-07-13 1963-12-03 Sperry Rand Corp Electrical assembly of modules
US3967162A (en) * 1974-07-24 1976-06-29 Amp Incorporated Interconnection of oppositely disposed circuit devices
JPS6042620A (ja) * 1983-08-18 1985-03-06 Sanyo Electric Co Ltd 歪ゲ−ジ式体重計
US4774635A (en) * 1986-05-27 1988-09-27 American Telephone And Telegraph Company At&T Bell Laboratories Semiconductor package with high density I/O lead connection
US4980082A (en) * 1986-09-02 1990-12-25 Seiko Instruments Inc. Ferroelectric SmC liquid crystal composition which comprises pyrimidinylphenyl ester compounds
DE3722791A1 (de) * 1987-07-10 1989-01-26 Fortuna Werke Maschf Ag Geblaese zum umwaelzen grosser gasmengen fuer hochleistungs-laser nach dem gastransport-prinzip
GB8719075D0 (en) * 1987-08-12 1987-09-16 Bicc Plc Surface mounted component adaptor
US4833568A (en) * 1988-01-29 1989-05-23 Berhold G Mark Three-dimensional circuit component assembly and method corresponding thereto
JP2602278B2 (ja) * 1988-03-18 1997-04-23 日本電気株式会社 樹脂封止型半導体装置
JPH027598A (ja) * 1988-06-27 1990-01-11 Matsushita Electric Ind Co Ltd 混成集積回路用素子
US5046954A (en) * 1991-01-31 1991-09-10 Amp Incorporated Planar electrical connector

Also Published As

Publication number Publication date
US5166866A (en) 1992-11-24
KR920020686A (ko) 1992-11-21
KR940007649B1 (ko) 1994-08-22
JPH04324662A (ja) 1992-11-13

Similar Documents

Publication Publication Date Title
JPH07123149B2 (ja) 半導体パッケージ
EP0247775B1 (en) Semiconductor package with high density i/o lead connection
JPH08321521A (ja) 樹脂封止型半導体装置及びその製造方法
KR100287243B1 (ko) Loc구조를갖는반도체장치및그제조방법
JP2003318360A5 (ja)
JPS622628A (ja) 半導体装置
JP2691799B2 (ja) リードフレームに接合された介在ダイ取付基板を有する集積回路パッケージ設計
US7521778B2 (en) Semiconductor device and method of manufacturing the same
US20070267756A1 (en) Integrated circuit package and multi-layer lead frame utilized
JP2524482B2 (ja) Ｑｆｐ構造半導体装置
US7492038B2 (en) Semiconductor device
JP2000196005A (ja) 半導体装置
JP2763234B2 (ja) 半導体装置
JP2539763B2 (ja) 半導体装置の実装方法
US6118173A (en) Lead frame and a semiconductor device
JP3174238B2 (ja) 半導体装置およびその製造方法
KR0173930B1 (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR20010059916A (ko) 멀티칩 모듈 반도체패키지
KR100212392B1 (ko) 반도체 패키지
JPS6236299Y2 (ja)
JP2587722Y2 (ja) 半導体装置
JP3439890B2 (ja) 半導体装置及びその製造方法
KR19990033212A (ko) 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
KR100369501B1 (ko) 반도체패키지
JP2629461B2 (ja) 樹脂封止形半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071225

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081225

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees