JPH07121268A - 特にメモリレジスタ用の初期化回路 - Google Patents
特にメモリレジスタ用の初期化回路Info
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- JPH07121268A JPH07121268A JP4316694A JP31669492A JPH07121268A JP H07121268 A JPH07121268 A JP H07121268A JP 4316694 A JP4316694 A JP 4316694A JP 31669492 A JP31669492 A JP 31669492A JP H07121268 A JPH07121268 A JP H07121268A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
供給電圧（Ｖｐ）が印加される信号入力端（Ｉ）を有す
ると共に所定のトリッピング値（Ｖｓ）まで供給電圧と
等しい電圧信号（Ｖ１）を発生する初期化出力端（Ｐ
１）を有するタイプの特にメモリレジスタ（２）用の初
期化回路（１）が、レジスタ（２）へ接続されており且
つ供給電圧がトリッピング値（Ｖｓ）以下に降下した場
合にゼロ電圧値へ駆動される初期化出力端でもある第二
出力端（Ｐ２）を有している。
ると共に所定のトリッピング値（Ｖｓ）まで供給電圧と
等しい電圧信号（Ｖ１）を発生する初期化出力端（Ｐ
１）を有するタイプの特にメモリレジスタ（２）用の初
期化回路（１）が、レジスタ（２）へ接続されており且
つ供給電圧がトリッピング値（Ｖｓ）以下に降下した場
合にゼロ電圧値へ駆動される初期化出力端でもある第二
出力端（Ｐ２）を有している。
Description
【０００１】
【産業上の利用分野】本発明は、初期化回路に関するも
のであって、それに専用という訳ではないが、特に、メ
モリレジスタ用のために意図された初期化回路に関する
ものである。さらに詳細には、本発明は、供給電圧が印
加される信号入力端を有すると共に、所定の回路トリッ
ピング値が得られるまで供給電圧と等しい電圧信号を発
生する初期化出力端とを有する上述したタイプの回路に
関するものである。
のであって、それに専用という訳ではないが、特に、メ
モリレジスタ用のために意図された初期化回路に関する
ものである。さらに詳細には、本発明は、供給電圧が印
加される信号入力端を有すると共に、所定の回路トリッ
ピング値が得られるまで供給電圧と等しい電圧信号を発
生する初期化出力端とを有する上述したタイプの回路に
関するものである。
【０００２】
【従来の技術】公知の如く、多くの電子回路はその適切
な形態のために、適切な供給電圧と結合された場合に、
回路をその設計上の動作条件に設定する初期化即ちイネ
ーブル信号の受領に依存している。この初期化信号は、
その目的のために配設した回路により供給することが可
能である。
な形態のために、適切な供給電圧と結合された場合に、
回路をその設計上の動作条件に設定する初期化即ちイネ
ーブル信号の受領に依存している。この初期化信号は、
その目的のために配設した回路により供給することが可
能である。
【０００３】一般的には、初期化回路が信号を発生し、
該信号は所定値までの供給電圧の上昇に追従し、次いで
その値を超えると、ゼロ電圧へ降下する。この変化に対
してのスレッシュホールド値は、初期化回路のトリッピ
ング電圧と呼称され、且つこのトリッピング電圧がオン
状態に駆動されるべき回路の設計に対して適切なもので
あることが重要である。公知の如く、例えば、アナログ
回路は、通常、デジタル回路よりも一層高い値の初期化
電圧を必要とする。更に、トリッピング電圧は、常に、
初期化により影響を受ける回路のすべてを適切に設定
し、且つ、ＭＯＳ又はＣＭＯＳ型の集積回路の場合に
は、電圧がトランジスタのスレッシュホールドに関連さ
れたものであるような値とすべきである。
該信号は所定値までの供給電圧の上昇に追従し、次いで
その値を超えると、ゼロ電圧へ降下する。この変化に対
してのスレッシュホールド値は、初期化回路のトリッピ
ング電圧と呼称され、且つこのトリッピング電圧がオン
状態に駆動されるべき回路の設計に対して適切なもので
あることが重要である。公知の如く、例えば、アナログ
回路は、通常、デジタル回路よりも一層高い値の初期化
電圧を必要とする。更に、トリッピング電圧は、常に、
初期化により影響を受ける回路のすべてを適切に設定
し、且つ、ＭＯＳ又はＣＭＯＳ型の集積回路の場合に
は、電圧がトランジスタのスレッシュホールドに関連さ
れたものであるような値とすべきである。
【０００４】更に注意すべきことは、供給電圧がトリッ
ピング電圧以下のレベルに降下した場合に殆どの初期化
回路は自動的に動作状態となり、もはや回路網の適切な
動作を確保するものではない。供給電圧が定常状態値に
回復される場合に回路網を再初期化せねばならない。し
かしながら、ある電子装置の場合には、この初期化回路
の動作モードは厄介なものである場合がある。
ピング電圧以下のレベルに降下した場合に殆どの初期化
回路は自動的に動作状態となり、もはや回路網の適切な
動作を確保するものではない。供給電圧が定常状態値に
回復される場合に回路網を再初期化せねばならない。し
かしながら、ある電子装置の場合には、この初期化回路
の動作モードは厄介なものである場合がある。
【０００５】マイクロプロセサユニットによりプログラ
ム可能なメモリレジスタを構成している回路網の場合に
ついて考察する。多くのレジスタの場合に、必要とされ
る条件は、それらがターンオンする場合の形態が、一般
的にデフォルト値として呼称されるある仕様条件を満足
することであり、該デフォルト値は回路網をその通常モ
ードにおける動作状態に設定すべく構成されている。従
って、初期化回路は、仕様により与えられたデフォルト
状態にメモリレジスタを活性化させることが可能なもの
でなければならない。しかしながら、供給電圧が定常状
態値に到達すると、メモリレジスタの内容が変化する場
合があり、且つ電源において著しいサージが発生する
と、上述した如く、デフォルト状態を再度確立するため
に初期化回路がメモリレジスタを再構成させる場合があ
る。
ム可能なメモリレジスタを構成している回路網の場合に
ついて考察する。多くのレジスタの場合に、必要とされ
る条件は、それらがターンオンする場合の形態が、一般
的にデフォルト値として呼称されるある仕様条件を満足
することであり、該デフォルト値は回路網をその通常モ
ードにおける動作状態に設定すべく構成されている。従
って、初期化回路は、仕様により与えられたデフォルト
状態にメモリレジスタを活性化させることが可能なもの
でなければならない。しかしながら、供給電圧が定常状
態値に到達すると、メモリレジスタの内容が変化する場
合があり、且つ電源において著しいサージが発生する
と、上述した如く、デフォルト状態を再度確立するため
に初期化回路がメモリレジスタを再構成させる場合があ
る。
【０００６】従って、初期化されるべきスタンダードな
回路にとって有益なことがメモリレジスタに有害なもの
となる場合があり、その場合には、デフォルト状態への
復帰が安定したエラーとなり、それは、プログラムユニ
ットによる次の書込み動作まで維持されることとなる。
実際的な例として、ＣＭＯＳ技術で構成され且つ５Ｖで
動作される原始的なメモリセルが、１Ｖ以下の非常に低
い供給電圧においても、その中に格納された論理値を維
持する傾向があるということを考慮することで充分であ
る。この特徴は、非常に長い時間期間にわたって維持さ
れ、且つ、非常に短い期間を有し且つ、又は急激な擾乱
に起因するシャープな供給電圧の降下が発生する場合で
あってもそうである。
回路にとって有益なことがメモリレジスタに有害なもの
となる場合があり、その場合には、デフォルト状態への
復帰が安定したエラーとなり、それは、プログラムユニ
ットによる次の書込み動作まで維持されることとなる。
実際的な例として、ＣＭＯＳ技術で構成され且つ５Ｖで
動作される原始的なメモリセルが、１Ｖ以下の非常に低
い供給電圧においても、その中に格納された論理値を維
持する傾向があるということを考慮することで充分であ
る。この特徴は、非常に長い時間期間にわたって維持さ
れ、且つ、非常に短い期間を有し且つ、又は急激な擾乱
に起因するシャープな供給電圧の降下が発生する場合で
あってもそうである。
【０００７】従って、メモリと関連する初期化回路がこ
のような条件下で動作状態となる場合には、その中に含
まれる値は、この様なメモリが瞬間的な擾乱に対して通
常は寛容性のあるものであったとしても、喪失される場
合がある。
のような条件下で動作状態となる場合には、その中に含
まれる値は、この様なメモリが瞬間的な擾乱に対して通
常は寛容性のあるものであったとしても、喪失される場
合がある。
【０００８】
【発明が解決しようとする課題】本発明は、上述した如
き状来技術の回路における欠点を解消するような構成及
び作用効果を有する、特にメモリレジスタ用に意図され
た初期化回路を提供することを目的としている。このよ
うな課題は、請求項１の特徴文に記載した構成を有する
回路により解決される。
き状来技術の回路における欠点を解消するような構成及
び作用効果を有する、特にメモリレジスタ用に意図され
た初期化回路を提供することを目的としている。このよ
うな課題は、請求項１の特徴文に記載した構成を有する
回路により解決される。
【０００９】
【実施例】添付の図面を参照して説明すると、特にその
ことのみに制限する訳ではないが、特にメモリレジスタ
に対して使用すべく意図されており本発明の一実施例に
基づいて構成された初期化回路１が概略的に示されてい
る。回路１は、入力端子Ｉを有しており、それに対して
供給電圧Ｖｐが印加される。この回路１は、一対のＮチ
ャンネルＭＯＳトランジスタＭＮ１，ＭＮ２を有してお
り、それらは回路ノードＡと接地との間に直列接続され
ている。これら両方のトランジスタＭＮ１，ＭＮ２は、
それらのゲート端子Ｇ１，Ｇ２をそれらの対応するドレ
イン端子Ｄ１，Ｄ２へ接続している。
ことのみに制限する訳ではないが、特にメモリレジスタ
に対して使用すべく意図されており本発明の一実施例に
基づいて構成された初期化回路１が概略的に示されてい
る。回路１は、入力端子Ｉを有しており、それに対して
供給電圧Ｖｐが印加される。この回路１は、一対のＮチ
ャンネルＭＯＳトランジスタＭＮ１，ＭＮ２を有してお
り、それらは回路ノードＡと接地との間に直列接続され
ている。これら両方のトランジスタＭＮ１，ＭＮ２は、
それらのゲート端子Ｇ１，Ｇ２をそれらの対応するドレ
イン端子Ｄ１，Ｄ２へ接続している。
【００１０】チャンネル領域の幅Ｗ及び長さＬは、トラ
ンジスタＭＮ１及びＭＮ２に対して同一であるように選
択されており、且つＷ＝１００μ及びＬ＝６μにより与
えられており、それにより低インピーダンスが与えられ
ている。ノードＡは第一トランジスタのドレイン端子Ｄ
１と接続しており、それは並列接続された３５０ｋΩの
抵抗Ｒ１と２ｐＦのコンデンサＣ１とから構成されるＲ
Ｃ回路を介して、正の電源ポール（源）Ｖｐへ接続され
ている。このノードＡは、更に、第三トランジスタＭＰ
１のゲート端子Ｇ３へ接続しており、第三トランジスタ
ＭＰ１もＭＯＳ型であるがＰチャンネルタイプであり、
そのソース端子Ｓ３は電源ポールＶｐへ接続しており且
つそのドレイン端子Ｄ３は、並列接続された３５０ｋΩ
の抵抗Ｒ２と２ｐＦのコンデンサＣ２とから構成された
ＲＣ回路を介して接地へ接続されている。トランジスタ
ＭＰ１のチャンネル領域は、Ｗ＝５０μ及びＬ＝８μの
寸法を有しており、且つそのトランジスタのドレインＢ
３は第二回路ノードＢを形成している。
ンジスタＭＮ１及びＭＮ２に対して同一であるように選
択されており、且つＷ＝１００μ及びＬ＝６μにより与
えられており、それにより低インピーダンスが与えられ
ている。ノードＡは第一トランジスタのドレイン端子Ｄ
１と接続しており、それは並列接続された３５０ｋΩの
抵抗Ｒ１と２ｐＦのコンデンサＣ１とから構成されるＲ
Ｃ回路を介して、正の電源ポール（源）Ｖｐへ接続され
ている。このノードＡは、更に、第三トランジスタＭＰ
１のゲート端子Ｇ３へ接続しており、第三トランジスタ
ＭＰ１もＭＯＳ型であるがＰチャンネルタイプであり、
そのソース端子Ｓ３は電源ポールＶｐへ接続しており且
つそのドレイン端子Ｄ３は、並列接続された３５０ｋΩ
の抵抗Ｒ２と２ｐＦのコンデンサＣ２とから構成された
ＲＣ回路を介して接地へ接続されている。トランジスタ
ＭＰ１のチャンネル領域は、Ｗ＝５０μ及びＬ＝８μの
寸法を有しており、且つそのトランジスタのドレインＢ
３は第二回路ノードＢを形成している。
【００１１】本発明回路１には、一対の端子Ｐ１及びＰ
２が設けられており、それらは初期化出力端を構成して
おり、その内の前者Ｐ１は回路網５へ接続しており、且
つ後者Ｐ２はメモリレジスタに接続している。回路ノー
ドＢと出力端Ｐ１との間には３個のカスケード接続した
インバータＩ１，Ｉ２，Ｉ３が設けられている。更に、
第二ノードＢが第四ＮチャンネルＭＯＳトランジスタＭ
Ｎ３のゲート端子Ｇ４へ接続されており、この第四トラ
ンジスタはＷ＝３０μ及びＬ＝３μを有しており、且つ
ソースＳ４は接地へ接続している。第三回路ノードＣ
は、第四トランジスタＭＮ３のドレインＤ４から構成さ
れており、且つ互いに直列接続された一対のインバータ
Ｉ４，Ｉ５を介して第二出力端Ｐ２へ接続している。
２が設けられており、それらは初期化出力端を構成して
おり、その内の前者Ｐ１は回路網５へ接続しており、且
つ後者Ｐ２はメモリレジスタに接続している。回路ノー
ドＢと出力端Ｐ１との間には３個のカスケード接続した
インバータＩ１，Ｉ２，Ｉ３が設けられている。更に、
第二ノードＢが第四ＮチャンネルＭＯＳトランジスタＭ
Ｎ３のゲート端子Ｇ４へ接続されており、この第四トラ
ンジスタはＷ＝３０μ及びＬ＝３μを有しており、且つ
ソースＳ４は接地へ接続している。第三回路ノードＣ
は、第四トランジスタＭＮ３のドレインＤ４から構成さ
れており、且つ互いに直列接続された一対のインバータ
Ｉ４，Ｉ５を介して第二出力端Ｐ２へ接続している。
【００１２】回路１の構成は、更に別のＭＯＳトランジ
スタを有している。特に、第一対３のＰチャンネル及び
ＮチャンネルトランジスタＭＰ２及びＭＮ４が設けられ
ており、それらはインバータ形態に接続されている。ト
ランジスタＭＰ２はＷ＝１２μ及びＬ＝１．５μの寸法
を有しており、一方他方のトランジスタＭＮ４はＷ＝２
μ及びＬ＝１８μの寸法を有している。
スタを有している。特に、第一対３のＰチャンネル及び
ＮチャンネルトランジスタＭＰ２及びＭＮ４が設けられ
ており、それらはインバータ形態に接続されている。ト
ランジスタＭＰ２はＷ＝１２μ及びＬ＝１．５μの寸法
を有しており、一方他方のトランジスタＭＮ４はＷ＝２
μ及びＬ＝１８μの寸法を有している。
【００１３】第二対４のトランジスタＭＰ３，ＭＮ５も
インバータ形態に接続されており、前者はＰチャンネル
型であり且つ後者はＮチャンネル型であって、第一対３
に対するフィードバック交差接続により回路１内に接続
されている。基本的に、第一対３のゲート端子はノード
Ｄへ接続しており、該ノードは第二対４のドレイン対ド
レインコンタクトの点である。一方、第二対４のゲート
端子は第三回路ノードＣのみならず、第一対３のドレイ
ン対ドレインコンタクトの点へ接続されている。
インバータ形態に接続されており、前者はＰチャンネル
型であり且つ後者はＮチャンネル型であって、第一対３
に対するフィードバック交差接続により回路１内に接続
されている。基本的に、第一対３のゲート端子はノード
Ｄへ接続しており、該ノードは第二対４のドレイン対ド
レインコンタクトの点である。一方、第二対４のゲート
端子は第三回路ノードＣのみならず、第一対３のドレイ
ン対ドレインコンタクトの点へ接続されている。
【００１４】第四対４のトランジスタについては、例え
ばＭＰ３の場合には、Ｗ＝２μ及びＬ＝６μの寸法を有
しており、一方ＭＮ５の場合には、Ｗ＝４μ及びＬ＝
１．５μの寸法を有している。
ばＭＰ３の場合には、Ｗ＝２μ及びＬ＝６μの寸法を有
しており、一方ＭＮ５の場合には、Ｗ＝４μ及びＬ＝
１．５μの寸法を有している。
【００１５】上述したことから明らかな如く、第二対４
におけるトランジスタの寸法は、ＰチャンネルをＮチャ
ンネルよりも一層抵抗性のものとする効果を有してお
り、その際に該インバータに対して低いトリッピング電
圧を与えている。逆に、第一トランジスタ対３はＰチャ
ンネルをＮチャンネルよりも一層導電性のものとしてお
り、それは該インバータに対して高いトリッピング電圧
を与えている。
におけるトランジスタの寸法は、ＰチャンネルをＮチャ
ンネルよりも一層抵抗性のものとする効果を有してお
り、その際に該インバータに対して低いトリッピング電
圧を与えている。逆に、第一トランジスタ対３はＰチャ
ンネルをＮチャンネルよりも一層導電性のものとしてお
り、それは該インバータに対して高いトリッピング電圧
を与えている。
【００１６】本発明に基づく回路１の動作について、図
２乃至８を参照して説明する。尚、図２乃至８は、本発
明回路内に存在する電圧信号の共通ベース上の波形を示
している。
２乃至８を参照して説明する。尚、図２乃至８は、本発
明回路内に存在する電圧信号の共通ベース上の波形を示
している。
【００１７】電源電圧が定常状態の値に向かって上昇す
ると（図２参照）、ノードＡにおける電圧Ｖａの時間Ｔ
２において所定の値へ上昇し、その値はトランジスタＭ
Ｎ１及びＭＮ２（図３参照）のスレッシュホールド電圧
Ｖｔの和である。抵抗Ｒ１の抵抗値は非常に高いので、
電圧が更に少しの増分δＮだけ増加すると、ノードＡに
おいて、安定な電圧値Ｖｎ＝２Ｖｐ＋δＮを確立し、且
つたとえ電源電圧が継続して上昇するとしてもそうであ
る。
ると（図２参照）、ノードＡにおける電圧Ｖａの時間Ｔ
２において所定の値へ上昇し、その値はトランジスタＭ
Ｎ１及びＭＮ２（図３参照）のスレッシュホールド電圧
Ｖｔの和である。抵抗Ｒ１の抵抗値は非常に高いので、
電圧が更に少しの増分δＮだけ増加すると、ノードＡに
おいて、安定な電圧値Ｖｎ＝２Ｖｐ＋δＮを確立し、且
つたとえ電源電圧が継続して上昇するとしてもそうであ
る。
【００１８】第三トランジスタＭＰ１は、ポールＶｐと
ゲートＧ３との間の電圧がそのトランジスタに対する導
通スレッシュホールドＶｈに到達するまで、オフ状態に
保持され、この時間において、小さな電圧増分δＰが第
三トランジスタのＰチャンネルへインピーダンスを付加
し、それは抵抗Ｒ２のインピーダンスと比較すると無視
可能なものである。従って、供給電圧Ｖｐが次式で与え
られるトリッピングスレッシュホールドＶｓに到達する
前に、 Ｖｓ＝Ｖｎ＋Ｖｈ＋δＰ＝２Ｖｔ＋δＮ＋Ｖｈ＋δＰ ノードＢにおける電圧はゼロに留まり、且つインバータ
Ｉ１の出力端における電圧は上昇して、究極的に、トリ
ッピング電圧をＶｓを超えるとゼロ値へ変化する。
ゲートＧ３との間の電圧がそのトランジスタに対する導
通スレッシュホールドＶｈに到達するまで、オフ状態に
保持され、この時間において、小さな電圧増分δＰが第
三トランジスタのＰチャンネルへインピーダンスを付加
し、それは抵抗Ｒ２のインピーダンスと比較すると無視
可能なものである。従って、供給電圧Ｖｐが次式で与え
られるトリッピングスレッシュホールドＶｓに到達する
前に、 Ｖｓ＝Ｖｎ＋Ｖｈ＋δＰ＝２Ｖｔ＋δＮ＋Ｖｈ＋δＰ ノードＢにおける電圧はゼロに留まり、且つインバータ
Ｉ１の出力端における電圧は上昇して、究極的に、トリ
ッピング電圧をＶｓを超えるとゼロ値へ変化する。
【００１９】この状態は図５に示してあり、その場合
に、Ｖ１は回路出力端Ｐ１に於ける電圧値を示してお
り、その値は、インバータＩ１からの出力に実質的に対
応している。何故ならば、他のインバータＩ２，Ｉ３に
より行われる機能は、単に、トリッピング用のスレッシ
ュホールドＶｓが得られた場合に変換動作を高速化する
ものに過ぎないからである。その結果、電源がトリッピ
ング電圧Ｖｓ以下に維持される限り、回路１の出力端Ｐ
１はそれに結合された回路５の初期化を継続して行う。
に、Ｖ１は回路出力端Ｐ１に於ける電圧値を示してお
り、その値は、インバータＩ１からの出力に実質的に対
応している。何故ならば、他のインバータＩ２，Ｉ３に
より行われる機能は、単に、トリッピング用のスレッシ
ュホールドＶｓが得られた場合に変換動作を高速化する
ものに過ぎないからである。その結果、電源がトリッピ
ング電圧Ｖｓ以下に維持される限り、回路１の出力端Ｐ
１はそれに結合された回路５の初期化を継続して行う。
【００２０】ここで注意すべきことは、回路１が時間に
関して同一の挙動を維持し、従って、電源電圧乃至は供
給電圧が再度トリッピングスレッシュホールドＶｓ以下
に降下した場合には、出力端Ｐ１における信号Ｖ１が作
用して、図５に示した如く、次続の回路を再初期化する
という点である。このような技術的背景において、コン
デンサＣ１及びＣ２は、電源におけるサーチに対し回路
１を応答すべく準備されていることを確保する。
関して同一の挙動を維持し、従って、電源電圧乃至は供
給電圧が再度トリッピングスレッシュホールドＶｓ以下
に降下した場合には、出力端Ｐ１における信号Ｖ１が作
用して、図５に示した如く、次続の回路を再初期化する
という点である。このような技術的背景において、コン
デンサＣ１及びＣ２は、電源におけるサーチに対し回路
１を応答すべく準備されていることを確保する。
【００２１】回路１の他のノードＣ及びＤに関して次に
説明する。前述した如く、インバータ対３及び４はアン
バランスであり、それらは異なったトリッピング電圧を
有している。このことは、このようなインバータ３及び
４のフィードバック接続は、ノードＣ及びＤが、過渡的
状態の終了時に同一の電圧値になることを防止してい
る。即ち、両方のノードがゼロ電圧状態にある初期状態
から開始して、本回路は、ノードＣを供給電圧Ｖｐとさ
せ且つノードＶｄを接地電圧とさせる（図６及び７参
照）。インバータ３及び４の間のアンバランスは、第四
トランジスタＭＮ３が導通状態となるまで存在し、時間
ｔ３において第四トランジスタＭＮ３が導通状態とな
り、その場合に、第二ノードＢにおける電圧Ｖｄはトリ
ッピング値Ｖｓとなる。
説明する。前述した如く、インバータ対３及び４はアン
バランスであり、それらは異なったトリッピング電圧を
有している。このことは、このようなインバータ３及び
４のフィードバック接続は、ノードＣ及びＤが、過渡的
状態の終了時に同一の電圧値になることを防止してい
る。即ち、両方のノードがゼロ電圧状態にある初期状態
から開始して、本回路は、ノードＣを供給電圧Ｖｐとさ
せ且つノードＶｄを接地電圧とさせる（図６及び７参
照）。インバータ３及び４の間のアンバランスは、第四
トランジスタＭＮ３が導通状態となるまで存在し、時間
ｔ３において第四トランジスタＭＮ３が導通状態とな
り、その場合に、第二ノードＢにおける電圧Ｖｄはトリ
ッピング値Ｖｓとなる。
【００２２】この条件下において、ノードＣ及びＤ上の
状態が逆転され、且つ一方を第三ノードＣが接地レベル
へ駆動され、ノードＤにおける電圧Ｖｄが供給電圧値に
向かって急激に上昇する。回路出力端Ｐ２において存在
し且つ図８に示した電圧Ｖ２は、実質的に、第三ノード
Ｃにおける電圧Ｖｃに対応している。何故ならば、イン
バータ１４及び１５は、ノードＣにおける信号Ｖｃの下
降端を高速化させるべく作用するに過ぎないからであ
る。
状態が逆転され、且つ一方を第三ノードＣが接地レベル
へ駆動され、ノードＤにおける電圧Ｖｄが供給電圧値に
向かって急激に上昇する。回路出力端Ｐ２において存在
し且つ図８に示した電圧Ｖ２は、実質的に、第三ノード
Ｃにおける電圧Ｖｃに対応している。何故ならば、イン
バータ１４及び１５は、ノードＣにおける信号Ｖｃの下
降端を高速化させるべく作用するに過ぎないからであ
る。
【００２３】従って、前述したことから明らかな如く、
供給電圧（電源電圧）がトリッピングスレッシュホール
ドＶｃ以下に降下すると、他のノードＤにおける供給電
圧Ｖｐの存在により、第三ノードＣは接地電圧に維持さ
れる。従って、回路１の第二出力端における信号Ｖ２は
ゼロ電圧に保持される。この信号Ｖ２は、電源がカット
オフされ次いで回復された場合に動作状態となるに過ぎ
ない。
供給電圧（電源電圧）がトリッピングスレッシュホール
ドＶｃ以下に降下すると、他のノードＤにおける供給電
圧Ｖｐの存在により、第三ノードＣは接地電圧に維持さ
れる。従って、回路１の第二出力端における信号Ｖ２は
ゼロ電圧に保持される。この信号Ｖ２は、電源がカット
オフされ次いで回復された場合に動作状態となるに過ぎ
ない。
【００２４】回路１内に抵抗Ｒ１及びＲ２を設けること
により、第二ノードＢにおける電圧が時間ｔ３まで実効
的にゼロに維持され、時間ｔ３において、電源がトリッ
ピングスレッシュホールドＶｓに到達する。従って、本
発明の初期化回路１は、電源がスレッシュホールドＶｓ
以下に降下する場合であってもそれに接続されている回
路網を再初期化する出力端Ｐ１により従来の如くに動作
することが可能であるか、又は、出力端Ｐ２を介してメ
モリレジスタを初期化するモードで動作することが可能
であるという主要な利点を有している。第二出力端Ｐ２
における信号の時間的な展開は、メモリ回路プログラム
を保持し、且つ実際に必要となる場合にのみ適宜の初期
化を実施する。本発明回路は、集積化形態で実現するこ
とが可能であり、その場合には、抵抗Ｒ１及びＲ２は設
けられる任意のメタリゼーション経路の層の下側のＮウ
エル又はＰウエル内に構成することが可能である。
により、第二ノードＢにおける電圧が時間ｔ３まで実効
的にゼロに維持され、時間ｔ３において、電源がトリッ
ピングスレッシュホールドＶｓに到達する。従って、本
発明の初期化回路１は、電源がスレッシュホールドＶｓ
以下に降下する場合であってもそれに接続されている回
路網を再初期化する出力端Ｐ１により従来の如くに動作
することが可能であるか、又は、出力端Ｐ２を介してメ
モリレジスタを初期化するモードで動作することが可能
であるという主要な利点を有している。第二出力端Ｐ２
における信号の時間的な展開は、メモリ回路プログラム
を保持し、且つ実際に必要となる場合にのみ適宜の初期
化を実施する。本発明回路は、集積化形態で実現するこ
とが可能であり、その場合には、抵抗Ｒ１及びＲ２は設
けられる任意のメタリゼーション経路の層の下側のＮウ
エル又はＰウエル内に構成することが可能である。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づいて構成された回路
を示した概略図。
を示した概略図。
【図２】 図１の回路において表われ且つ同一の時間ベ
ースを有する信号の波形を示した概略図。
ースを有する信号の波形を示した概略図。
【図３】 図１の回路において表われ且つ同一の時間ベ
ースを有する信号の波形を示した概略図。
ースを有する信号の波形を示した概略図。
【図４】 図１の回路において表われ且つ同一の時間ベ
ースを有する信号の波形を示した概略図。
ースを有する信号の波形を示した概略図。
【図５】 図１の回路において表われ且つ同一の時間ベ
ースを有する信号の波形を示した概略図。
ースを有する信号の波形を示した概略図。
【図６】 図１の回路において表われ且つ同一の時間ベ
ースを有する信号の波形を示した概略図。
ースを有する信号の波形を示した概略図。
【図７】 図１の回路において表われ且つ同一の時間ベ
ースを有する信号の波形を示した概略図。
ースを有する信号の波形を示した概略図。
【図８】 図１の回路において表われ且つ同一の時間ベ
ースを有する信号の波形を示した概略図。
ースを有する信号の波形を示した概略図。
１ 初期化回路 ２ メモリレジス
タ ３ 第一トランジスタ対 ４ 第二トランジ
スタ対
タ ３ 第一トランジスタ対 ４ 第二トランジ
スタ対
Claims (10)
- 【請求項１】 供給電圧（Ｖｐ）が印加される信号入力
端（Ｉ）を有すると共に所定のトリッピング値（Ｖｓ）
が得られるまで供給電圧に等しい電圧信号（Ｖ１）が発
生される初期化出力端（Ｐ１）を有するタイプのメモリ
レジスタ用の初期化回路において、レジスタ（２）と初
期化回路（１）へ接続されており前記供給電圧がトリッ
ピング値（Ｖｓ）以下に降下するとゼロ電圧へ駆動され
る第二出力端（Ｐ２）が設けられていることを特徴とす
る回路。 - 【請求項２】 請求項１において、入力端（Ｉ）と第二
出力端（Ｐ２）との間において互いに交差接続フィード
バック関係で接続された一対のインバータ（３，４）が
設けられていることを特徴とする回路。 - 【請求項３】 請求項２において、前記インバータ
（３，４）が、各々、それぞれＰチャンネル及びＮチャ
ンネル型の一対のＭＯＳトランジスタ（ＭＰ２，ＭＮ
４，ＭＰ３，ＭＮ５）を有しており、第一対（３）のゲ
ート端子は第二対（４）のドレイン対ドレイン接触の点
へ接続されており且つその逆も真であることを特徴とす
る回路。 - 【請求項４】 請求項２において、前記インバータ
（３，４）は異なったトリッピング電圧を有するという
点においてアンバランスであることを特徴とする回路。 - 【請求項５】 請求項１において、入力端（Ｉ）と第１
出力端（Ｐ１）との間において、第三トランジスタ（Ｍ
Ｐ１）のゲート端子（Ｇ３）と接地との間に直列接続さ
れている一対のＭＯＳトランジスタ（ＭＮ１，ＭＮ２）
と、ゲート（Ｇ３）と入力端（Ｉ）との間に並列接続さ
れているＲＣ回路と、第三トランジスタ（ＭＰ１）のド
レイン（Ｄ３）と接地との間に並列接続されている第二
ＲＣ回路と、ドレイン（Ｄ３）と第一出力端（Ｐ１）と
の間に接続されている少なくとも１個のインバータ（Ｉ
１）とが設けられていることを特徴とする回路。 - 【請求項６】 請求項５において、ドレイン（Ｄ３）と
第１出力端（Ｐ１）との間に接続して３個のインバータ
（Ｉ１，Ｉ２，Ｉ３）からなる直列接続が設けられてい
ることを特徴とする回路。 - 【請求項７】 請求項５において、第三トランジスタ
（ＭＰ１）のドレイン（Ｄ３）が第四トランジスタ（Ｍ
Ｎ３）のゲート（Ｇ４）へ接続しており、該第四トラン
ジスタのソース端子（Ｓ４）は接地へ接続されており且
つそのドレイン端子（Ｄ４）は、少なくとも１個のイン
バータ（Ｉ４）を介して、回路（１）の第二出力端（Ｐ
２）へ接続していることを特徴とする回路。 - 【請求項８】 請求項５において、前記第三トランジス
タがＰチャンネルＭＯＳ型であることを特徴とする回
路。 - 【請求項９】 請求項６において、前記第四トランジス
タが、ＮチャンネルＭＯＳ型であることを特徴とする回
路。 - 【請求項１０】 請求項７において、第四トランジスタ
（ＭＮ３）のドレイン端子（Ｄ４）と第二出力端（Ｐ
２）との間に接続して２個の直列インバータ（Ｉ４，Ｉ
５）が設けられていることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ITMI913145A IT1252334B (it) | 1991-11-26 | 1991-11-26 | Circuito di inizializazzione particolarmente per registri di memoria |
| IT91A003145 | 1991-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07121268A true JPH07121268A (ja) | 1995-05-12 |
| JP2674677B2 JP2674677B2 (ja) | 1997-11-12 |
Family
ID=11361182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316694A Expired - Lifetime JP2674677B2 (ja) | 1991-11-26 | 1992-11-26 | 特にメモリレジスタ用の初期化回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5349244A (ja) |
| EP (1) | EP0544380B1 (ja) |
| JP (1) | JP2674677B2 (ja) |
| DE (1) | DE69208054T2 (ja) |
| IT (1) | IT1252334B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001078632A1 (fr) | 2000-04-13 | 2001-10-25 | Nikon Corporation | Laser a usage therapeutique |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0665648A1 (en) * | 1994-01-31 | 1995-08-02 | STMicroelectronics S.r.l. | Circuit for recovering initial condictions when starting-up an integrated circuit device |
| EP0685847B1 (en) * | 1994-05-31 | 2002-05-02 | STMicroelectronics S.r.l. | Low dissipation initialization circuit, particularly for memory registers |
| US5534804A (en) * | 1995-02-13 | 1996-07-09 | Advanced Micro Devices, Inc. | CMOS power-on reset circuit using hysteresis |
| KR0153603B1 (ko) * | 1995-05-16 | 1998-12-15 | 김광호 | 반도체 장치의 파워-업 리세트신호 발생회로 |
| EP0798728B1 (en) * | 1996-03-29 | 2003-06-18 | STMicroelectronics S.r.l. | Power-on reset signal generating circuit |
| JP3621542B2 (ja) * | 1997-02-27 | 2005-02-16 | 株式会社東芝 | 半導体集積回路 |
| US5883532A (en) * | 1997-03-25 | 1999-03-16 | Analog Devices, Inc. | Power-on reset circuit based upon FET threshold level |
| US6239630B1 (en) | 1999-07-23 | 2001-05-29 | Analog Devices Inc | CMOS-compatible power-on reset circuit |
| US6456135B1 (en) * | 2000-09-19 | 2002-09-24 | Thomson Licensing S.A. | System and method for single pin reset a mixed signal integrated circuit |
| US6288584B1 (en) * | 2000-10-05 | 2001-09-11 | Pericom Semiconductor Corp. | Zero standby-current power-on reset circuit with Schmidt trigger sensing |
| KR100586545B1 (ko) * | 2004-02-04 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 오실레이터용 전원공급회로 및 이를이용한 전압펌핑장치 |
| CN1848023A (zh) * | 2005-04-15 | 2006-10-18 | 鸿富锦精密工业（深圳）有限公司 | 时钟发生器控制信号的控制电路 |
| KR20140122567A (ko) * | 2013-04-10 | 2014-10-20 | 에스케이하이닉스 주식회사 | 파워 온 리셋 회로를 포함하는 반도체 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896531A (ja) * | 1981-12-02 | 1983-06-08 | Tokuko Yamamoto | 射出成形用型 |
| DE3373759D1 (en) * | 1982-06-09 | 1987-10-22 | Fujitsu Ltd | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
| EP0342735B1 (en) * | 1988-05-16 | 1993-03-31 | Koninklijke Philips Electronics N.V. | Circuit for generating a pulse-shaped signal |
| JP3042012B2 (ja) * | 1991-04-19 | 2000-05-15 | 日本電気株式会社 | パワーオンリセット装置 |
| US5159217A (en) * | 1991-07-29 | 1992-10-27 | National Semiconductor Corporation | Brownout and power-up reset signal generator |
-
1991
- 1991-11-26 IT ITMI913145A patent/IT1252334B/it active IP Right Grant
-
1992
- 1992-11-25 DE DE69208054T patent/DE69208054T2/de not_active Expired - Fee Related
- 1992-11-25 EP EP92203635A patent/EP0544380B1/en not_active Expired - Lifetime
- 1992-11-25 US US07/982,288 patent/US5349244A/en not_active Expired - Lifetime
- 1992-11-26 JP JP4316694A patent/JP2674677B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001078632A1 (fr) | 2000-04-13 | 2001-10-25 | Nikon Corporation | Laser a usage therapeutique |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0544380B1 (en) | 1996-01-31 |
| DE69208054D1 (de) | 1996-03-14 |
| ITMI913145A1 (it) | 1993-05-26 |
| EP0544380A2 (en) | 1993-06-02 |
| US5349244A (en) | 1994-09-20 |
| IT1252334B (it) | 1995-06-08 |
| DE69208054T2 (de) | 1996-09-05 |
| EP0544380A3 (en) | 1993-11-24 |
| ITMI913145A0 (it) | 1991-11-26 |
| JP2674677B2 (ja) | 1997-11-12 |
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