JPH07115376A - 位相差信号生成回路 - Google Patents

Abstract

(57)【要約】 【目的】１Ｖ以下のような非常に低い電源電圧、非常に
高い周波数でも動作させることができ、ＩＣ化に適した
位相差信号生成回路を提供する。 【構成】共通に入力する入力信号を第１の利得で増幅す
る第１の差動増幅回路11および第１の利得のほぼ１／２
の第２の利得で増幅する第２の差動増幅回路12と、第１
の差動増幅回路の第１の出力および第２の差動増幅回路
の第１の出力が直流結合によりベースに入力する第３の
差動増幅回路13と、第１の差動増幅回路の第２の出力お
よび第２の差動増幅回路の第２の出力が直流結合により
ベースに入力する第４の差動増幅回路14と、第３の差動
増幅回路および第４の差動増幅回路における第１の差動
増幅回路に直流結合されているベース入力ノードに接続
された高域成分減衰用のキャパシタＣ8 、Ｃ7 とを具備
することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号から例えば９
０°の位相差を有する２つの信号を生成する位相差信号
生成回路に係り、特に例えばＶＨＦ帯用のテレビジョン
放送受信用チューナ、ＦＭ放送受信用チューナ、無線受
信機などの高周波段の周波数変換回路の入力部に使用さ
れる。

【０００２】

【従来の技術】スーパーヘテロダイン方式の受信装置、
例えばＦＭ放送受信用チューナにおいて、受信入力信号
（高周波信号）を第１中間周波信号に変換するために高
周波段で使用される周波数変換回路は、スーパーヘテロ
ダイン方式に特有のイメージ信号を打ち消す必要があ
り、従来、例えば図６に示すような構成が採用されてい
た。

【０００３】図６において、受信信号入力（例えば７０
〜９０ＭＨｚ）は、第１の周波数混合回路６１の第１の
入力ノードおよび第２の周波数混合回路６２の第１の入
力ノードに共通に入力する。局部発振回路６３は、受信
信号より第１中間周波信号（例えば１０．７ＭＨｚ）だ
け低い局部発振信号を出力する。この局部発振信号は、
第１の移相回路６４および第２の移相回路６５を有する
位相差信号生成回路６６により９０°の位相差を有する
２つの信号になって前記第１の周波数混合回路６１の第
２の入力ノードおよび第２の周波数混合回路６２の第２
の入力ノードに入力する。この第１の周波数混合回路６
１の出力信号および第２の周波数混合回路６２の出力信
号は各対応して第３の移相回路６７および第４の移相回
路６８を経て加算回路６９に入力し、この加算回路６９
の出力信号は第１中間周波増幅回路６０に入力し、第１
中間周波成分が同調選択されて増幅される。

【０００４】図７は、図６中の位相差信号生成回路６６
の従来例を示す回路図である。図７において、７０は局
部発振信号入力源、６４は第１の移相回路、７１は第１
の移相回路６４の出力信号を前記第１の周波数混合回路
６１に供給するためのバイポーラトランジスタおよび抵
抗からなる第１のバッファ増幅回路、６５は第２の移相
回路、７２は第２の移相回路６５の出力信号を前記第２
の周波数混合回路６２に供給するためのバイポーラトラ
ンジスタおよび抵抗からなる第２のバッファ増幅回路で
ある。

【０００５】上記第１の移相回路６４は、バイポーラト
ランジスタＱ2 、抵抗およびキャパシタからなり、抵抗
Ｒ7 、Ｒ8 およびキャパシタＣ4 、Ｃ5 の値を適切に設
定することにより、振幅が一定で位相が周波数によって
変化するオールパスフィルタとなる。

【０００６】同様に、前記第２の移相回路６５は、バイ
ポーラトランジスタＱ1 、抵抗およびキャパシタからな
り、抵抗Ｒ3 、Ｒ5 およびキャパシタＣ2 、Ｃ3 の値を
適切に設定することにより、振幅が一定で位相が周波数
によって変化するオールパスフィルタとなる。

【０００７】この２つのオールパスフィルタの出力の位
相差を利用することにより、９０°位相差の周波数範囲
を広げている。しかし、上記構成の従来の位相差信号生
成回路６６は、移相回路６４、６５の出力信号を次段の
バッファ増幅回路７１、７２に交流結合するためのキャ
パシタＣ3 、Ｃ5 を必要とし、この交流結合用のキャパ
シタの容量値を大きくする必要があるので、ＩＣに内蔵
することが困難であった。

【０００８】また、前記移相回路６４、６５において、
キャパシタＣ3 、Ｃ5 を使用せずに直結させた場合、Ｎ
ＰＮトランジスタＱ2 、Ｑ1 、Ｑ3 、Ｑ5 の各ベース・
エミッタ間電圧がほぼ０．７Ｖであり、トランジスタＱ
3 、Ｑ5 のエミッタ電圧（定電流源Ｉ1 、Ｉ2 の電圧降
下）がほぼ０．２Ｖとすると、各移相回路６４、６５の
動作電圧としてほぼ１．６Ｖ以上必要である。

【０００９】つまり、上記構成の従来の位相差信号生成
回路６６は、交流結合用のキャパシタを使用しなけれ
ば、１Ｖ以下のような非常に低い電源電圧で動作させる
ことが不可能であった。

【００１０】

【発明が解決しようとする課題】上記したように従来の
位相差信号生成回路は、ＩＣに内蔵することが困難であ
り、１Ｖ以下のような非常に低い電源電圧で動作させる
ことが不可能であるという問題があった。

【００１１】本発明は、上記の問題点を解決すべくなさ
れたもので、１Ｖ以下のような非常に低い電源電圧で動
作させることが可能になり、しかも、非常に高い周波数
でも動作し得るＩＣ化に適した位相差信号生成回路を提
供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の位相差信号生成
回路は、第１の利得を有し、入力信号を増幅し、一対の
出力ノードに差動信号を出力する第１の差動増幅回路
と、前記第１の利得のほぼ１／２の第２の利得を有し、
前記第１の差動増幅回路と共通に入力する入力信号を増
幅し、一対の出力ノードに差動信号を出力する第２の差
動増幅回路と、前記第１の差動増幅回路の一対の出力ノ
ードのうちの第１の出力ノードの出力および前記第２の
差動増幅回路の一対の出力ノードのうちの第１の出力ノ
ードの出力がそれぞれ直流結合により差動対をなすベー
ス入力ノードに入力する第３の差動増幅回路と、この第
３の差動増幅回路の第１の差動増幅回路に直流結合され
ているベース入力ノードに一端が接続され、上記第１の
差動増幅回路からの入力の高域成分を減衰させる第１の
キャパシタと、前記第１の差動増幅回路の一対の出力ノ
ードのうちの第２の出力ノードの出力および前記第２の
差動増幅回路の一対の出力ノードのうちの第２の出力ノ
ードの出力がそれぞれ直流結合により差動対をなすベー
ス入力ノードに入力する第４の差動増幅回路と、この第
４の差動増幅回路の第１の差動増幅回路に直流結合され
ているベース入力ノードに一端が接続され、上記第１の
差動増幅回路からの入力の高域成分を減衰させる第２の
キャパシタとを具備し、前記第３の差動増幅回路のベー
ス入力ノードの入力と前記第４の差動増幅回路のベース
入力ノードの入力とが所定の位相差を有することを特徴
とする。

【００１３】

【作用】この位相差信号生成回路は、入力増幅用のバイ
ポーラ型の第１、第２の差動増幅回路と、次段のバイポ
ーラ型の第３、第４の差動増幅回路と、高域成分減衰用
の第１、第２のキャパシタを有し、入力増幅用の差動増
幅回路の出力を次段回路に直流結合しているので、１Ｖ
以下のような非常に低い電源電圧で動作させることが可
能になる。

【００１４】また、高域成分減衰用のキャパシタの容量
値が小さくて済むので、ＩＣに内蔵することが容易にな
り、ＩＣ化に適している。しかも、入力増幅用のバイポ
ーラ型の差動増幅回路のコレクタ抵抗と高域成分減衰用
のキャパシタとの時定数により移相特性を決定でき、非
常に高い周波数（数百ＭＨｚ以上）まで動作させること
が可能になる。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る位相差
信号生成回路を示している。この位相差信号生成回路
は、例えば図６を参照して前述したように、ＦＭ放送受
信用チューナにおいて、受信入力信号（高周波信号）を
第１中間周波信号に変換するために高周波段で使用され
る周波数変換回路の入力部に使用される。

【００１６】図１において、１１は第１の利得を有し、
入力信号源（本例では局部発振回路）１０からキャパシ
タＣ6 を経て入力する入力信号を増幅し、一対の出力ノ
ードに差動信号を出力する入力増幅用のバイポーラ型の
第１の差動増幅回路である。

【００１７】この第１の差動増幅回路１１は、差動対を
なすＮＰＮトランジスタＱ9 およびＱ10と、この差動対
トランジスタのエミッタ共通ノードに接続された第１の
電流源回路２１と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗Ｒ21およびＲ
22とからなる。

【００１８】１２は前記第１の利得のほぼ１／２の第２
の利得を有し、前記第１の差動増幅回路１１と共通に入
力する入力信号を増幅し、一対の出力ノードに差動信号
を出力する入力増幅用のバイポーラ型の第２の差動増幅
回路である。

【００１９】この第２の差動増幅回路１２は、差動対を
なすＮＰＮトランジスタＱ7 およびＱ8 と、この差動対
トランジスタのエミッタ共通ノードに接続された第２の
電流源回路２２と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗Ｒ18およびＲ
20と、上記各コレクタ間に接続された抵抗Ｒ19とからな
る。

【００２０】１３は前記第１の差動増幅回路１１の一対
の出力ノードのうちの第１の出力ノードの出力および前
記第２の差動増幅回路１２の一対の出力ノードのうちの
第１の出力ノードの出力がそれぞれ直流結合により差動
対をなすベース入力ノードに入力し、一対の出力ノード
に差動信号を出力するバッファ増幅用のバイポーラ型の
第３の差動増幅回路である。

【００２１】この第３の差動増幅回路１３は、差動対を
なすＮＰＮトランジスタＱ11およびＱ12と、この差動対
トランジスタのエミッタ共通ノードに接続された第３の
電流源回路２３と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗Ｒ23およびＲ
24とからなり、上記各コレクタに対応して一対の出力ノ
ードが接続されている。

【００２２】Ｃ7 は上記第３の差動増幅回路１３の第１
の差動増幅回路に直流結合されているベース入力ノード
に一端が接続され、他端が基準電位（本例では接地電位
ＶSS）に接続され、上記第１の差動増幅回路１１からの
入力の高域成分を減衰させる第１のキャパシタである。

【００２３】１４は前記第１の差動増幅回路１１の一対
の出力ノードのうちの第２の出力ノードの出力および前
記第２の差動増幅回路１２の一対の出力ノードのうちの
第２の出力ノードの出力がそれぞれ直流結合により差動
対をなすベース入力ノードに入力し、一対の出力ノード
に差動信号を出力するバッファ増幅用のバイポーラ型の
第４の差動増幅回路である。

【００２４】この第４の差動増幅回路１４は、差動対を
なすＮＰＮトランジスタＱ13およびＱ14と、この差動対
トランジスタのエミッタ共通ノードに接続された第４の
電流源回路２４と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗Ｒ25およびＲ
26とからなり、上記各コレクタに対応して一対の出力ノ
ードが接続されている。

【００２５】Ｃ8 は上記第４の差動増幅回路１４の第１
の差動増幅回路に直流結合されているベース入力ノード
に一端が接続され、他端が基準電位に接続され、上記第
１の差動増幅回路１１からの入力の高域成分を減衰させ
る第２のキャパシタである。

【００２６】上記位相差信号生成回路において、第３の
差動増幅回路１３のベース入力ノードの入力と第４の差
動増幅回路１４のベース入力ノードの入力とが所定の位
相差を有する。この場合、第１の差動増幅回路１１のコ
レクタ抵抗Ｒ22と高域成分減衰用の第１のキャパシタＣ
7 との時定数および第１の差動増幅回路１１のコレクタ
抵抗Ｒ21と高域成分減衰用の第２のキャパシタＣ8 との
時定数を適切に設定することにより、第３の差動増幅回
路１３の出力信号および第４の差動増幅回路１４の出力
信号の位相差を広い周波数範囲でほぼ９０°となるよう
に設定することが可能になる。

【００２７】次に、上記位相差信号生成回路の動作を定
量的に説明する。第１の差動増幅回路１１の低域での利
得Ｇ１、第２の差動増幅回路１２の低域での利得Ｇ２
は、次式（１）、（２）で示される。

【００２８】 Ｇ１＝Ｉ4 ・Ｒ21／４・Ｖｔ …（１） Ｇ２＝Ｉ3 ・｛Ｒ20//（Ｒ19／２）｝／４・Ｖｔ …（２） 但し、Ｉ4 は第１の電流源回路２１の電流、Ｉ3 は第２
の電流源回路２２の電流、Ｖｔは熱電圧である。

【００２９】ここで、Ｉ4 ＝Ｉ3 Ｒ21＝Ｒ20＝Ｒ19／２ とすると、 Ｇ２＝Ｇ１／２ …（３） となる。

【００３０】一方、入力信号源１０から第３の差動増幅
回路１３の第１の差動増幅回路に直流結合されているベ
ース入力ノードまでの伝達関数Ｈａは、 Ｈａ＝Ｇ１／（１＋ｊω・Ｃ7 ・Ｒ22） であり、第３の差動増幅回路１３の利得Ｇ３は、 Ｇ３＝Ｉ5 ・Ｒ23／４・Ｖｔ …（４） である。但し、Ｉ5 は第３の電流源回路２３の電流であ
る。

【００３１】また、入力信号源１０から第３の差動増幅
回路１３の出力ノードまでの伝達関数Ｈｃは、 Ｈｃ＝Ｇ３・｛Ｈａ−Ｇ２｝ ＝Ｇ３・［｛Ｇ１／（１＋ｊω・Ｃ7 ・Ｒ22）｝−（Ｇ１／２）］ ＝Ｇ３・Ｇ１（１−ｊω・Ｃ7 ・Ｒ22）／２（１＋ｊω・Ｃ7 ・Ｒ22） …（５） となる。

【００３２】この式（５）は、入力周波数によらずに振
幅が一定で位相のみが変化するオールパスフィルタの特
性を示している。但し、実際には、高域周波数でのフィ
ルタ特性はＮＰＮトランジスタの高周波特性で決まる。

【００３３】同様に、入力信号源１０から第４の差動増
幅回路１４の出力ノードまでの伝達関数Ｈｄは、 Ｈｄ＝Ｇ４・Ｇ１（１−ｊω・Ｃ8 ・Ｒ21）／２（１＋ｊω・Ｃ8 ・Ｒ21） …（６） となる。

【００３４】図２は、図１の回路におけるＲ22・Ｃ7 お
よびＲ21・Ｃ8 の時定数を適切に設定し、第３の差動増
幅回路１３の出力信号Ｖout1および第４の差動増幅回路
１４の出力信号Ｖout2について周波数対位相特性をシュ
ミレーションした結果の一例を示している。

【００３５】図３は、図１の回路における第３の差動増
幅回路１３の出力信号Ｖout1と第４の差動増幅回路１４
の出力信号Ｖout2との位相差について周波数特性をシュ
ミレーションした結果の一例を示しており、出力信号の
位相差が広い周波数範囲でほぼ９０°となっていること
が分かる。

【００３６】即ち、上記実施例の位相差信号生成回路
は、入力増幅用のバイポーラ型の第１の差動増幅回路１
１および第２の差動増幅回路１２、バッファ増幅用のバ
イポーラ型の第３の差動増幅回路１３および第４の差動
増幅回路１４、高域成分減衰用の第１のキャパシタＣ7
および第２のキャパシタＣ8 を有し、入力増幅用の差動
増幅回路１１、１２の出力を次段回路１３、１４に直流
結合している。

【００３７】この場合、入力増幅用の差動増幅回路１
１、１２のＮＰＮトランジスタＱ7 〜Ｑ10のベース・エ
ミッタ間電圧がほぼ０．７Ｖであり、そのコレクタ抵抗
Ｒ18、Ｒ20〜Ｒ22の電圧降下を低く設定することによ
り、ほぼ０．９Ｖの電源電圧で動作させることが可能に
なる。

【００３８】また、高域成分減衰用のキャパシタＣ7 、
Ｃ8 の容量値が小さくて済むので、ＩＣに内蔵すること
が容易になり、ＩＣ化に適している。しかも、入力増幅
用の差動増幅回路１１のコレクタ抵抗Ｒ21、Ｒ22と高域
成分減衰用のキャパシタＣ7 、Ｃ8 との時定数により位
相差を広い周波数範囲でほぼ９０°となるように設定す
ることができ、非常に高い周波数（数百ＭＨｚ以上）ま
で動作させることが可能になる。

【００３９】図４は、本発明の位相差信号生成回路の第
２実施例を示している。この第２実施例は、第１実施例
と比べて、第１の差動増幅回路１１の一対の出力信号を
それぞれ対応して抵抗Ｒ34およびＲ31を介して第３の差
動増幅回路１３および第４の差動増幅回路１４に直流結
合している点と、第２の差動増幅回路１２のコレクタ負
荷抵抗Ｒ19、Ｒ20およびコレクタ間抵抗Ｒ18に代えて、
電源電位（ＶCC）ノードに一端が接続されたコレクタ負
荷抵抗Ｒ29と、このコレクタ負荷抵抗Ｒ29Ｒ20の他端と
ＮＰＮトランジスタＱ7 、Ｑ8 の各コレクタとの間に接
続されたコレクタ負荷抵抗Ｒ28、Ｒ30が用いられている
点が異なり、その他は同じであるので第１実施例と同じ
符号を付している。

【００４０】この構成によれば、上記抵抗Ｒ34が前記コ
レクタ抵抗Ｒ22に直列に挿入されており、これらの抵抗
Ｒ34、Ｒ22およびキャパシタＣ7 により決まる時定数
（Ｒ22＋Ｒ34）・Ｃ7 の設定の自由度を高くすることが
可能になる。

【００４１】同様に、前記抵抗Ｒ31が前記コレクタ抵抗
Ｒ21に直列に挿入されており、これらの抵抗Ｒ31、Ｒ21
およびキャパシタＣ8 により決まる時定数（Ｒ21＋Ｒ3
1）・Ｃ8 の設定の自由度を高くすることが可能にな
る。

【００４２】図５は、本発明の位相差信号生成回路の第
３実施例を示している。この第３実施例は、第１実施例
と比べて、バッファ増幅用の差動増幅回路１３、１４を
省略し、ＩＣ化に適したダブリーバランス型の周波数混
合回路５１、５２を用いてその差動増幅回路部に入力増
幅用の差動増幅回路１１、１２の出力を直流結合してい
る点と、第２の差動増幅回路１２のコレクタ間抵抗Ｒ19
を省略し、ＮＰＮトランジスタＱ7 、Ｑ8 の各エミッタ
にエミッタ抵抗Ｒ41、Ｒ42を挿入している点が異なり、
その他は同じであるので先の第１実施例と同じ符号を付
している。

【００４３】ここで、ダブリーバランス型の第１の周波
数混合回路５１において、Ｑ27およびＱ29は入力増幅用
の差動増幅回路１１、１２の出力がベース入力ノードに
直流結合された第１の差動対をなすＮＰＮトランジス
タ、Ｑ30およびＱ32は入力増幅用の差動増幅回路１２、
１１の出力がベース入力ノードに直流結合された第２の
差動対をなすＮＰＮトランジスタ、Ｒ46、Ｒ47は第１の
差動対トランジスタおよび第２の差動対トランジスタの
共通のコレクタ負荷抵抗、Ｑ28およびＱ31は受信信号が
ベース入力ノードに入力し、第１の差動対トランジスタ
および第２の差動対トランジスタの電流源となる第３の
差動対をなすＮＰＮトランジスタ、５３は上記第３の差
動対トランジスタの電流源である。

【００４４】また、ダブリーバランス型の第１の周波数
混合回路５２において、Ｑ33およびＱ35は入力増幅用の
差動増幅回路１１、１２の出力がベース入力ノードに直
流結合された第１の差動対をなすＮＰＮトランジスタ、
Ｑ36およびＱ38は入力増幅用の差動増幅回路１２、１１
の出力がベース入力ノードに直流結合された第２の差動
対をなすＮＰＮトランジスタ、Ｒ48、Ｒ49は第１の差動
対トランジスタおよび第２の差動対トランジスタの共通
のコレクタ負荷抵抗、Ｑ34およびＱ37は受信信号がベー
ス入力ノードに入力し、第１の差動対トランジスタおよ
び第２の差動対トランジスタの電流源となる第３の差動
対をなすＮＰＮトランジスタ、５４は上記第３の差動対
トランジスタの電流源である。

【００４５】この構成によれば、ＩＣ化に適したダブリ
ーバランス型の周波数混合回路５１、５２の差動増幅回
路部に入力増幅用の差動増幅回路１１、１２の出力を直
接に直流結合しているので、周波数変換回路の構成を簡
略化することが可能になる。

【００４６】

【発明の効果】上述したように本発明の位相差信号生成
回路によれば、１Ｖ以下のような非常に低い電源電圧で
動作させることが可能になり、しかも、非常に高い周波
数でも動作させることができ、ＩＣ化に適している。従
って、ＶＨＦ帯用のテレビジョン放送受信用チューナ、
ＦＭ放送受信用チューナ、無線受信機などに採用して極
めて有効である。

【図面の簡単な説明】

【図１】本発明の位相差信号生成回路の第１実施例を示
す回路図。

【図２】図１の回路における第３の差動増幅回路の出力
信号および第４の差動増幅回路の出力信号についての周
波数対位相特性のシュミレーション結果の一例を示す特
性図。

【図３】図１の回路における第３の差動増幅回路の出力
信号と第４の差動増幅回路の出力信号との位相差につい
ての周波数特性のシュミレーション結果の一例を示す特
性図。

【図４】本発明の位相差信号生成回路の第２実施例を示
す回路図。

【図５】本発明の位相差信号生成回路の第３実施例を示
す回路図。

【図６】ＦＭ放送受信用チューナの高周波段で使用され
る周波数変換回路の一例を示すブロック図。

【図７】図６中の位相差信号生成回路の従来例を示す回
路図。

【符号の説明】

１０…入力信号源、１１…第１の差動増幅回路、１２…
第２の差動増幅回路、１３…第３の差動増幅回路、１４
…第４の差動増幅回路、２１…第１の電流源回路、２２
…第２の電流源回路、２３…第３の電流源回路、２４…
第４の電流源回路、Ｑ7 〜Ｑ14…ＮＰＮトランジスタ、
Ｒ18〜Ｒ26…コレクタ負荷抵抗、Ｃ7 …第１のキャパシ
タ、Ｃ8 …第２のキャパシタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の利得を有し、入力信号を増幅し、
   一対の出力ノードに差動信号を出力する第１の差動増幅
   回路と、 前記第１の利得のほぼ１／２の第２の利得を有し、前記
   第１の差動増幅回路と共通に入力する入力信号を増幅
   し、一対の出力ノードに差動信号を出力する第２の差動
   増幅回路と、 前記第１の差動増幅回路の一対の出力ノードのうちの第
   １の出力ノードの出力および前記第２の差動増幅回路の
   一対の出力ノードのうちの第１の出力ノードの出力がそ
   れぞれ直流結合により差動対をなすベース入力ノードに
   入力する第３の差動増幅回路と、 この第３の差動増幅回路の第１の差動増幅回路に直流結
   合されているベース入力ノードに一端が接続され、上記
   第１の差動増幅回路からの入力の高域成分を減衰させる
   第１のキャパシタと、 前記第１の差動増幅回路の一対の出力ノードのうちの第
   ２の出力ノードの出力および前記第２の差動増幅回路の
   一対の出力ノードのうちの第２の出力ノードの出力がそ
   れぞれ直流結合により差動対をなすベース入力ノードに
   入力する第４の差動増幅回路と、 この第４の差動増幅回路の第１の差動増幅回路に直流結
   合されているベース入力ノードに一端が接続され、上記
   第１の差動増幅回路からの入力の高域成分を減衰させる
   第２のキャパシタとを具備し、 前記第３の差動増幅回路のベース入力ノードの入力と前
   記第４の差動増幅回路のベース入力ノードの入力とが所
   定の位相差を有することを特徴とする位相差信号生成回
   路。