JPH07115376A - 位相差信号生成回路 - Google Patents
位相差信号生成回路Info
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- JPH07115376A JPH07115376A JP5259790A JP25979093A JPH07115376A JP H07115376 A JPH07115376 A JP H07115376A JP 5259790 A JP5259790 A JP 5259790A JP 25979093 A JP25979093 A JP 25979093A JP H07115376 A JPH07115376 A JP H07115376A
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Abstract
(57)【要約】
【目的】1V以下のような非常に低い電源電圧、非常に
高い周波数でも動作させることができ、IC化に適した
位相差信号生成回路を提供する。 【構成】共通に入力する入力信号を第1の利得で増幅す
る第1の差動増幅回路11および第1の利得のほぼ1/2
の第2の利得で増幅する第2の差動増幅回路12と、第1
の差動増幅回路の第1の出力および第2の差動増幅回路
の第1の出力が直流結合によりベースに入力する第3の
差動増幅回路13と、第1の差動増幅回路の第2の出力お
よび第2の差動増幅回路の第2の出力が直流結合により
ベースに入力する第4の差動増幅回路14と、第3の差動
増幅回路および第4の差動増幅回路における第1の差動
増幅回路に直流結合されているベース入力ノードに接続
された高域成分減衰用のキャパシタC8 、C7 とを具備
することを特徴とする。
高い周波数でも動作させることができ、IC化に適した
位相差信号生成回路を提供する。 【構成】共通に入力する入力信号を第1の利得で増幅す
る第1の差動増幅回路11および第1の利得のほぼ1/2
の第2の利得で増幅する第2の差動増幅回路12と、第1
の差動増幅回路の第1の出力および第2の差動増幅回路
の第1の出力が直流結合によりベースに入力する第3の
差動増幅回路13と、第1の差動増幅回路の第2の出力お
よび第2の差動増幅回路の第2の出力が直流結合により
ベースに入力する第4の差動増幅回路14と、第3の差動
増幅回路および第4の差動増幅回路における第1の差動
増幅回路に直流結合されているベース入力ノードに接続
された高域成分減衰用のキャパシタC8 、C7 とを具備
することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、入力信号から例えば9
0°の位相差を有する2つの信号を生成する位相差信号
生成回路に係り、特に例えばVHF帯用のテレビジョン
放送受信用チューナ、FM放送受信用チューナ、無線受
信機などの高周波段の周波数変換回路の入力部に使用さ
れる。
0°の位相差を有する2つの信号を生成する位相差信号
生成回路に係り、特に例えばVHF帯用のテレビジョン
放送受信用チューナ、FM放送受信用チューナ、無線受
信機などの高周波段の周波数変換回路の入力部に使用さ
れる。
【0002】
【従来の技術】スーパーヘテロダイン方式の受信装置、
例えばFM放送受信用チューナにおいて、受信入力信号
(高周波信号)を第1中間周波信号に変換するために高
周波段で使用される周波数変換回路は、スーパーヘテロ
ダイン方式に特有のイメージ信号を打ち消す必要があ
り、従来、例えば図6に示すような構成が採用されてい
た。
例えばFM放送受信用チューナにおいて、受信入力信号
(高周波信号)を第1中間周波信号に変換するために高
周波段で使用される周波数変換回路は、スーパーヘテロ
ダイン方式に特有のイメージ信号を打ち消す必要があ
り、従来、例えば図6に示すような構成が採用されてい
た。
【0003】図6において、受信信号入力(例えば70
〜90MHz)は、第1の周波数混合回路61の第1の
入力ノードおよび第2の周波数混合回路62の第1の入
力ノードに共通に入力する。局部発振回路63は、受信
信号より第1中間周波信号(例えば10.7MHz)だ
け低い局部発振信号を出力する。この局部発振信号は、
第1の移相回路64および第2の移相回路65を有する
位相差信号生成回路66により90°の位相差を有する
2つの信号になって前記第1の周波数混合回路61の第
2の入力ノードおよび第2の周波数混合回路62の第2
の入力ノードに入力する。この第1の周波数混合回路6
1の出力信号および第2の周波数混合回路62の出力信
号は各対応して第3の移相回路67および第4の移相回
路68を経て加算回路69に入力し、この加算回路69
の出力信号は第1中間周波増幅回路60に入力し、第1
中間周波成分が同調選択されて増幅される。
〜90MHz)は、第1の周波数混合回路61の第1の
入力ノードおよび第2の周波数混合回路62の第1の入
力ノードに共通に入力する。局部発振回路63は、受信
信号より第1中間周波信号(例えば10.7MHz)だ
け低い局部発振信号を出力する。この局部発振信号は、
第1の移相回路64および第2の移相回路65を有する
位相差信号生成回路66により90°の位相差を有する
2つの信号になって前記第1の周波数混合回路61の第
2の入力ノードおよび第2の周波数混合回路62の第2
の入力ノードに入力する。この第1の周波数混合回路6
1の出力信号および第2の周波数混合回路62の出力信
号は各対応して第3の移相回路67および第4の移相回
路68を経て加算回路69に入力し、この加算回路69
の出力信号は第1中間周波増幅回路60に入力し、第1
中間周波成分が同調選択されて増幅される。
【0004】図7は、図6中の位相差信号生成回路66
の従来例を示す回路図である。図7において、70は局
部発振信号入力源、64は第1の移相回路、71は第1
の移相回路64の出力信号を前記第1の周波数混合回路
61に供給するためのバイポーラトランジスタおよび抵
抗からなる第1のバッファ増幅回路、65は第2の移相
回路、72は第2の移相回路65の出力信号を前記第2
の周波数混合回路62に供給するためのバイポーラトラ
ンジスタおよび抵抗からなる第2のバッファ増幅回路で
ある。
の従来例を示す回路図である。図7において、70は局
部発振信号入力源、64は第1の移相回路、71は第1
の移相回路64の出力信号を前記第1の周波数混合回路
61に供給するためのバイポーラトランジスタおよび抵
抗からなる第1のバッファ増幅回路、65は第2の移相
回路、72は第2の移相回路65の出力信号を前記第2
の周波数混合回路62に供給するためのバイポーラトラ
ンジスタおよび抵抗からなる第2のバッファ増幅回路で
ある。
【0005】上記第1の移相回路64は、バイポーラト
ランジスタQ2 、抵抗およびキャパシタからなり、抵抗
R7 、R8 およびキャパシタC4 、C5 の値を適切に設
定することにより、振幅が一定で位相が周波数によって
変化するオールパスフィルタとなる。
ランジスタQ2 、抵抗およびキャパシタからなり、抵抗
R7 、R8 およびキャパシタC4 、C5 の値を適切に設
定することにより、振幅が一定で位相が周波数によって
変化するオールパスフィルタとなる。
【0006】同様に、前記第2の移相回路65は、バイ
ポーラトランジスタQ1 、抵抗およびキャパシタからな
り、抵抗R3 、R5 およびキャパシタC2 、C3 の値を
適切に設定することにより、振幅が一定で位相が周波数
によって変化するオールパスフィルタとなる。
ポーラトランジスタQ1 、抵抗およびキャパシタからな
り、抵抗R3 、R5 およびキャパシタC2 、C3 の値を
適切に設定することにより、振幅が一定で位相が周波数
によって変化するオールパスフィルタとなる。
【0007】この2つのオールパスフィルタの出力の位
相差を利用することにより、90°位相差の周波数範囲
を広げている。しかし、上記構成の従来の位相差信号生
成回路66は、移相回路64、65の出力信号を次段の
バッファ増幅回路71、72に交流結合するためのキャ
パシタC3 、C5 を必要とし、この交流結合用のキャパ
シタの容量値を大きくする必要があるので、ICに内蔵
することが困難であった。
相差を利用することにより、90°位相差の周波数範囲
を広げている。しかし、上記構成の従来の位相差信号生
成回路66は、移相回路64、65の出力信号を次段の
バッファ増幅回路71、72に交流結合するためのキャ
パシタC3 、C5 を必要とし、この交流結合用のキャパ
シタの容量値を大きくする必要があるので、ICに内蔵
することが困難であった。
【0008】また、前記移相回路64、65において、
キャパシタC3 、C5 を使用せずに直結させた場合、N
PNトランジスタQ2 、Q1 、Q3 、Q5 の各ベース・
エミッタ間電圧がほぼ0.7Vであり、トランジスタQ
3 、Q5 のエミッタ電圧(定電流源I1 、I2 の電圧降
下)がほぼ0.2Vとすると、各移相回路64、65の
動作電圧としてほぼ1.6V以上必要である。
キャパシタC3 、C5 を使用せずに直結させた場合、N
PNトランジスタQ2 、Q1 、Q3 、Q5 の各ベース・
エミッタ間電圧がほぼ0.7Vであり、トランジスタQ
3 、Q5 のエミッタ電圧(定電流源I1 、I2 の電圧降
下)がほぼ0.2Vとすると、各移相回路64、65の
動作電圧としてほぼ1.6V以上必要である。
【0009】つまり、上記構成の従来の位相差信号生成
回路66は、交流結合用のキャパシタを使用しなけれ
ば、1V以下のような非常に低い電源電圧で動作させる
ことが不可能であった。
回路66は、交流結合用のキャパシタを使用しなけれ
ば、1V以下のような非常に低い電源電圧で動作させる
ことが不可能であった。
【0010】
【発明が解決しようとする課題】上記したように従来の
位相差信号生成回路は、ICに内蔵することが困難であ
り、1V以下のような非常に低い電源電圧で動作させる
ことが不可能であるという問題があった。
位相差信号生成回路は、ICに内蔵することが困難であ
り、1V以下のような非常に低い電源電圧で動作させる
ことが不可能であるという問題があった。
【0011】本発明は、上記の問題点を解決すべくなさ
れたもので、1V以下のような非常に低い電源電圧で動
作させることが可能になり、しかも、非常に高い周波数
でも動作し得るIC化に適した位相差信号生成回路を提
供することを目的とする。
れたもので、1V以下のような非常に低い電源電圧で動
作させることが可能になり、しかも、非常に高い周波数
でも動作し得るIC化に適した位相差信号生成回路を提
供することを目的とする。
【0012】
【課題を解決するための手段】本発明の位相差信号生成
回路は、第1の利得を有し、入力信号を増幅し、一対の
出力ノードに差動信号を出力する第1の差動増幅回路
と、前記第1の利得のほぼ1/2の第2の利得を有し、
前記第1の差動増幅回路と共通に入力する入力信号を増
幅し、一対の出力ノードに差動信号を出力する第2の差
動増幅回路と、前記第1の差動増幅回路の一対の出力ノ
ードのうちの第1の出力ノードの出力および前記第2の
差動増幅回路の一対の出力ノードのうちの第1の出力ノ
ードの出力がそれぞれ直流結合により差動対をなすベー
ス入力ノードに入力する第3の差動増幅回路と、この第
3の差動増幅回路の第1の差動増幅回路に直流結合され
ているベース入力ノードに一端が接続され、上記第1の
差動増幅回路からの入力の高域成分を減衰させる第1の
キャパシタと、前記第1の差動増幅回路の一対の出力ノ
ードのうちの第2の出力ノードの出力および前記第2の
差動増幅回路の一対の出力ノードのうちの第2の出力ノ
ードの出力がそれぞれ直流結合により差動対をなすベー
ス入力ノードに入力する第4の差動増幅回路と、この第
4の差動増幅回路の第1の差動増幅回路に直流結合され
ているベース入力ノードに一端が接続され、上記第1の
差動増幅回路からの入力の高域成分を減衰させる第2の
キャパシタとを具備し、前記第3の差動増幅回路のベー
ス入力ノードの入力と前記第4の差動増幅回路のベース
入力ノードの入力とが所定の位相差を有することを特徴
とする。
回路は、第1の利得を有し、入力信号を増幅し、一対の
出力ノードに差動信号を出力する第1の差動増幅回路
と、前記第1の利得のほぼ1/2の第2の利得を有し、
前記第1の差動増幅回路と共通に入力する入力信号を増
幅し、一対の出力ノードに差動信号を出力する第2の差
動増幅回路と、前記第1の差動増幅回路の一対の出力ノ
ードのうちの第1の出力ノードの出力および前記第2の
差動増幅回路の一対の出力ノードのうちの第1の出力ノ
ードの出力がそれぞれ直流結合により差動対をなすベー
ス入力ノードに入力する第3の差動増幅回路と、この第
3の差動増幅回路の第1の差動増幅回路に直流結合され
ているベース入力ノードに一端が接続され、上記第1の
差動増幅回路からの入力の高域成分を減衰させる第1の
キャパシタと、前記第1の差動増幅回路の一対の出力ノ
ードのうちの第2の出力ノードの出力および前記第2の
差動増幅回路の一対の出力ノードのうちの第2の出力ノ
ードの出力がそれぞれ直流結合により差動対をなすベー
ス入力ノードに入力する第4の差動増幅回路と、この第
4の差動増幅回路の第1の差動増幅回路に直流結合され
ているベース入力ノードに一端が接続され、上記第1の
差動増幅回路からの入力の高域成分を減衰させる第2の
キャパシタとを具備し、前記第3の差動増幅回路のベー
ス入力ノードの入力と前記第4の差動増幅回路のベース
入力ノードの入力とが所定の位相差を有することを特徴
とする。
【0013】
【作用】この位相差信号生成回路は、入力増幅用のバイ
ポーラ型の第1、第2の差動増幅回路と、次段のバイポ
ーラ型の第3、第4の差動増幅回路と、高域成分減衰用
の第1、第2のキャパシタを有し、入力増幅用の差動増
幅回路の出力を次段回路に直流結合しているので、1V
以下のような非常に低い電源電圧で動作させることが可
能になる。
ポーラ型の第1、第2の差動増幅回路と、次段のバイポ
ーラ型の第3、第4の差動増幅回路と、高域成分減衰用
の第1、第2のキャパシタを有し、入力増幅用の差動増
幅回路の出力を次段回路に直流結合しているので、1V
以下のような非常に低い電源電圧で動作させることが可
能になる。
【0014】また、高域成分減衰用のキャパシタの容量
値が小さくて済むので、ICに内蔵することが容易にな
り、IC化に適している。しかも、入力増幅用のバイポ
ーラ型の差動増幅回路のコレクタ抵抗と高域成分減衰用
のキャパシタとの時定数により移相特性を決定でき、非
常に高い周波数(数百MHz以上)まで動作させること
が可能になる。
値が小さくて済むので、ICに内蔵することが容易にな
り、IC化に適している。しかも、入力増幅用のバイポ
ーラ型の差動増幅回路のコレクタ抵抗と高域成分減衰用
のキャパシタとの時定数により移相特性を決定でき、非
常に高い周波数(数百MHz以上)まで動作させること
が可能になる。
【0015】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係る位相差
信号生成回路を示している。この位相差信号生成回路
は、例えば図6を参照して前述したように、FM放送受
信用チューナにおいて、受信入力信号(高周波信号)を
第1中間周波信号に変換するために高周波段で使用され
る周波数変換回路の入力部に使用される。
に説明する。図1は、本発明の第1実施例に係る位相差
信号生成回路を示している。この位相差信号生成回路
は、例えば図6を参照して前述したように、FM放送受
信用チューナにおいて、受信入力信号(高周波信号)を
第1中間周波信号に変換するために高周波段で使用され
る周波数変換回路の入力部に使用される。
【0016】図1において、11は第1の利得を有し、
入力信号源(本例では局部発振回路)10からキャパシ
タC6 を経て入力する入力信号を増幅し、一対の出力ノ
ードに差動信号を出力する入力増幅用のバイポーラ型の
第1の差動増幅回路である。
入力信号源(本例では局部発振回路)10からキャパシ
タC6 を経て入力する入力信号を増幅し、一対の出力ノ
ードに差動信号を出力する入力増幅用のバイポーラ型の
第1の差動増幅回路である。
【0017】この第1の差動増幅回路11は、差動対を
なすNPNトランジスタQ9 およびQ10と、この差動対
トランジスタのエミッタ共通ノードに接続された第1の
電流源回路21と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R21およびR
22とからなる。
なすNPNトランジスタQ9 およびQ10と、この差動対
トランジスタのエミッタ共通ノードに接続された第1の
電流源回路21と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R21およびR
22とからなる。
【0018】12は前記第1の利得のほぼ1/2の第2
の利得を有し、前記第1の差動増幅回路11と共通に入
力する入力信号を増幅し、一対の出力ノードに差動信号
を出力する入力増幅用のバイポーラ型の第2の差動増幅
回路である。
の利得を有し、前記第1の差動増幅回路11と共通に入
力する入力信号を増幅し、一対の出力ノードに差動信号
を出力する入力増幅用のバイポーラ型の第2の差動増幅
回路である。
【0019】この第2の差動増幅回路12は、差動対を
なすNPNトランジスタQ7 およびQ8 と、この差動対
トランジスタのエミッタ共通ノードに接続された第2の
電流源回路22と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R18およびR
20と、上記各コレクタ間に接続された抵抗R19とからな
る。
なすNPNトランジスタQ7 およびQ8 と、この差動対
トランジスタのエミッタ共通ノードに接続された第2の
電流源回路22と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R18およびR
20と、上記各コレクタ間に接続された抵抗R19とからな
る。
【0020】13は前記第1の差動増幅回路11の一対
の出力ノードのうちの第1の出力ノードの出力および前
記第2の差動増幅回路12の一対の出力ノードのうちの
第1の出力ノードの出力がそれぞれ直流結合により差動
対をなすベース入力ノードに入力し、一対の出力ノード
に差動信号を出力するバッファ増幅用のバイポーラ型の
第3の差動増幅回路である。
の出力ノードのうちの第1の出力ノードの出力および前
記第2の差動増幅回路12の一対の出力ノードのうちの
第1の出力ノードの出力がそれぞれ直流結合により差動
対をなすベース入力ノードに入力し、一対の出力ノード
に差動信号を出力するバッファ増幅用のバイポーラ型の
第3の差動増幅回路である。
【0021】この第3の差動増幅回路13は、差動対を
なすNPNトランジスタQ11およびQ12と、この差動対
トランジスタのエミッタ共通ノードに接続された第3の
電流源回路23と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R23およびR
24とからなり、上記各コレクタに対応して一対の出力ノ
ードが接続されている。
なすNPNトランジスタQ11およびQ12と、この差動対
トランジスタのエミッタ共通ノードに接続された第3の
電流源回路23と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R23およびR
24とからなり、上記各コレクタに対応して一対の出力ノ
ードが接続されている。
【0022】C7 は上記第3の差動増幅回路13の第1
の差動増幅回路に直流結合されているベース入力ノード
に一端が接続され、他端が基準電位(本例では接地電位
VSS)に接続され、上記第1の差動増幅回路11からの
入力の高域成分を減衰させる第1のキャパシタである。
の差動増幅回路に直流結合されているベース入力ノード
に一端が接続され、他端が基準電位(本例では接地電位
VSS)に接続され、上記第1の差動増幅回路11からの
入力の高域成分を減衰させる第1のキャパシタである。
【0023】14は前記第1の差動増幅回路11の一対
の出力ノードのうちの第2の出力ノードの出力および前
記第2の差動増幅回路12の一対の出力ノードのうちの
第2の出力ノードの出力がそれぞれ直流結合により差動
対をなすベース入力ノードに入力し、一対の出力ノード
に差動信号を出力するバッファ増幅用のバイポーラ型の
第4の差動増幅回路である。
の出力ノードのうちの第2の出力ノードの出力および前
記第2の差動増幅回路12の一対の出力ノードのうちの
第2の出力ノードの出力がそれぞれ直流結合により差動
対をなすベース入力ノードに入力し、一対の出力ノード
に差動信号を出力するバッファ増幅用のバイポーラ型の
第4の差動増幅回路である。
【0024】この第4の差動増幅回路14は、差動対を
なすNPNトランジスタQ13およびQ14と、この差動対
トランジスタのエミッタ共通ノードに接続された第4の
電流源回路24と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R25およびR
26とからなり、上記各コレクタに対応して一対の出力ノ
ードが接続されている。
なすNPNトランジスタQ13およびQ14と、この差動対
トランジスタのエミッタ共通ノードに接続された第4の
電流源回路24と、上記差動対トランジスタの各コレク
タに対応して接続されたコレクタ負荷抵抗R25およびR
26とからなり、上記各コレクタに対応して一対の出力ノ
ードが接続されている。
【0025】C8 は上記第4の差動増幅回路14の第1
の差動増幅回路に直流結合されているベース入力ノード
に一端が接続され、他端が基準電位に接続され、上記第
1の差動増幅回路11からの入力の高域成分を減衰させ
る第2のキャパシタである。
の差動増幅回路に直流結合されているベース入力ノード
に一端が接続され、他端が基準電位に接続され、上記第
1の差動増幅回路11からの入力の高域成分を減衰させ
る第2のキャパシタである。
【0026】上記位相差信号生成回路において、第3の
差動増幅回路13のベース入力ノードの入力と第4の差
動増幅回路14のベース入力ノードの入力とが所定の位
相差を有する。この場合、第1の差動増幅回路11のコ
レクタ抵抗R22と高域成分減衰用の第1のキャパシタC
7 との時定数および第1の差動増幅回路11のコレクタ
抵抗R21と高域成分減衰用の第2のキャパシタC8 との
時定数を適切に設定することにより、第3の差動増幅回
路13の出力信号および第4の差動増幅回路14の出力
信号の位相差を広い周波数範囲でほぼ90°となるよう
に設定することが可能になる。
差動増幅回路13のベース入力ノードの入力と第4の差
動増幅回路14のベース入力ノードの入力とが所定の位
相差を有する。この場合、第1の差動増幅回路11のコ
レクタ抵抗R22と高域成分減衰用の第1のキャパシタC
7 との時定数および第1の差動増幅回路11のコレクタ
抵抗R21と高域成分減衰用の第2のキャパシタC8 との
時定数を適切に設定することにより、第3の差動増幅回
路13の出力信号および第4の差動増幅回路14の出力
信号の位相差を広い周波数範囲でほぼ90°となるよう
に設定することが可能になる。
【0027】次に、上記位相差信号生成回路の動作を定
量的に説明する。第1の差動増幅回路11の低域での利
得G1、第2の差動増幅回路12の低域での利得G2
は、次式(1)、(2)で示される。
量的に説明する。第1の差動増幅回路11の低域での利
得G1、第2の差動増幅回路12の低域での利得G2
は、次式(1)、(2)で示される。
【0028】 G1=I4 ・R21/4・Vt …(1) G2=I3 ・{R20//(R19/2)}/4・Vt …(2) 但し、I4 は第1の電流源回路21の電流、I3 は第2
の電流源回路22の電流、Vtは熱電圧である。
の電流源回路22の電流、Vtは熱電圧である。
【0029】ここで、I4 =I3 R21=R20=R19/2 とすると、 G2=G1/2 …(3) となる。
【0030】一方、入力信号源10から第3の差動増幅
回路13の第1の差動増幅回路に直流結合されているベ
ース入力ノードまでの伝達関数Haは、 Ha=G1/(1+jω・C7 ・R22) であり、第3の差動増幅回路13の利得G3は、 G3=I5 ・R23/4・Vt …(4) である。但し、I5 は第3の電流源回路23の電流であ
る。
回路13の第1の差動増幅回路に直流結合されているベ
ース入力ノードまでの伝達関数Haは、 Ha=G1/(1+jω・C7 ・R22) であり、第3の差動増幅回路13の利得G3は、 G3=I5 ・R23/4・Vt …(4) である。但し、I5 は第3の電流源回路23の電流であ
る。
【0031】また、入力信号源10から第3の差動増幅
回路13の出力ノードまでの伝達関数Hcは、 Hc=G3・{Ha−G2} =G3・[{G1/(1+jω・C7 ・R22)}−(G1/2)] =G3・G1(1−jω・C7 ・R22)/2(1+jω・C7 ・R22) …(5) となる。
回路13の出力ノードまでの伝達関数Hcは、 Hc=G3・{Ha−G2} =G3・[{G1/(1+jω・C7 ・R22)}−(G1/2)] =G3・G1(1−jω・C7 ・R22)/2(1+jω・C7 ・R22) …(5) となる。
【0032】この式(5)は、入力周波数によらずに振
幅が一定で位相のみが変化するオールパスフィルタの特
性を示している。但し、実際には、高域周波数でのフィ
ルタ特性はNPNトランジスタの高周波特性で決まる。
幅が一定で位相のみが変化するオールパスフィルタの特
性を示している。但し、実際には、高域周波数でのフィ
ルタ特性はNPNトランジスタの高周波特性で決まる。
【0033】同様に、入力信号源10から第4の差動増
幅回路14の出力ノードまでの伝達関数Hdは、 Hd=G4・G1(1−jω・C8 ・R21)/2(1+jω・C8 ・R21) …(6) となる。
幅回路14の出力ノードまでの伝達関数Hdは、 Hd=G4・G1(1−jω・C8 ・R21)/2(1+jω・C8 ・R21) …(6) となる。
【0034】図2は、図1の回路におけるR22・C7 お
よびR21・C8 の時定数を適切に設定し、第3の差動増
幅回路13の出力信号Vout1および第4の差動増幅回路
14の出力信号Vout2について周波数対位相特性をシュ
ミレーションした結果の一例を示している。
よびR21・C8 の時定数を適切に設定し、第3の差動増
幅回路13の出力信号Vout1および第4の差動増幅回路
14の出力信号Vout2について周波数対位相特性をシュ
ミレーションした結果の一例を示している。
【0035】図3は、図1の回路における第3の差動増
幅回路13の出力信号Vout1と第4の差動増幅回路14
の出力信号Vout2との位相差について周波数特性をシュ
ミレーションした結果の一例を示しており、出力信号の
位相差が広い周波数範囲でほぼ90°となっていること
が分かる。
幅回路13の出力信号Vout1と第4の差動増幅回路14
の出力信号Vout2との位相差について周波数特性をシュ
ミレーションした結果の一例を示しており、出力信号の
位相差が広い周波数範囲でほぼ90°となっていること
が分かる。
【0036】即ち、上記実施例の位相差信号生成回路
は、入力増幅用のバイポーラ型の第1の差動増幅回路1
1および第2の差動増幅回路12、バッファ増幅用のバ
イポーラ型の第3の差動増幅回路13および第4の差動
増幅回路14、高域成分減衰用の第1のキャパシタC7
および第2のキャパシタC8 を有し、入力増幅用の差動
増幅回路11、12の出力を次段回路13、14に直流
結合している。
は、入力増幅用のバイポーラ型の第1の差動増幅回路1
1および第2の差動増幅回路12、バッファ増幅用のバ
イポーラ型の第3の差動増幅回路13および第4の差動
増幅回路14、高域成分減衰用の第1のキャパシタC7
および第2のキャパシタC8 を有し、入力増幅用の差動
増幅回路11、12の出力を次段回路13、14に直流
結合している。
【0037】この場合、入力増幅用の差動増幅回路1
1、12のNPNトランジスタQ7 〜Q10のベース・エ
ミッタ間電圧がほぼ0.7Vであり、そのコレクタ抵抗
R18、R20〜R22の電圧降下を低く設定することによ
り、ほぼ0.9Vの電源電圧で動作させることが可能に
なる。
1、12のNPNトランジスタQ7 〜Q10のベース・エ
ミッタ間電圧がほぼ0.7Vであり、そのコレクタ抵抗
R18、R20〜R22の電圧降下を低く設定することによ
り、ほぼ0.9Vの電源電圧で動作させることが可能に
なる。
【0038】また、高域成分減衰用のキャパシタC7 、
C8 の容量値が小さくて済むので、ICに内蔵すること
が容易になり、IC化に適している。しかも、入力増幅
用の差動増幅回路11のコレクタ抵抗R21、R22と高域
成分減衰用のキャパシタC7 、C8 との時定数により位
相差を広い周波数範囲でほぼ90°となるように設定す
ることができ、非常に高い周波数(数百MHz以上)ま
で動作させることが可能になる。
C8 の容量値が小さくて済むので、ICに内蔵すること
が容易になり、IC化に適している。しかも、入力増幅
用の差動増幅回路11のコレクタ抵抗R21、R22と高域
成分減衰用のキャパシタC7 、C8 との時定数により位
相差を広い周波数範囲でほぼ90°となるように設定す
ることができ、非常に高い周波数(数百MHz以上)ま
で動作させることが可能になる。
【0039】図4は、本発明の位相差信号生成回路の第
2実施例を示している。この第2実施例は、第1実施例
と比べて、第1の差動増幅回路11の一対の出力信号を
それぞれ対応して抵抗R34およびR31を介して第3の差
動増幅回路13および第4の差動増幅回路14に直流結
合している点と、第2の差動増幅回路12のコレクタ負
荷抵抗R19、R20およびコレクタ間抵抗R18に代えて、
電源電位(VCC)ノードに一端が接続されたコレクタ負
荷抵抗R29と、このコレクタ負荷抵抗R29R20の他端と
NPNトランジスタQ7 、Q8 の各コレクタとの間に接
続されたコレクタ負荷抵抗R28、R30が用いられている
点が異なり、その他は同じであるので第1実施例と同じ
符号を付している。
2実施例を示している。この第2実施例は、第1実施例
と比べて、第1の差動増幅回路11の一対の出力信号を
それぞれ対応して抵抗R34およびR31を介して第3の差
動増幅回路13および第4の差動増幅回路14に直流結
合している点と、第2の差動増幅回路12のコレクタ負
荷抵抗R19、R20およびコレクタ間抵抗R18に代えて、
電源電位(VCC)ノードに一端が接続されたコレクタ負
荷抵抗R29と、このコレクタ負荷抵抗R29R20の他端と
NPNトランジスタQ7 、Q8 の各コレクタとの間に接
続されたコレクタ負荷抵抗R28、R30が用いられている
点が異なり、その他は同じであるので第1実施例と同じ
符号を付している。
【0040】この構成によれば、上記抵抗R34が前記コ
レクタ抵抗R22に直列に挿入されており、これらの抵抗
R34、R22およびキャパシタC7 により決まる時定数
(R22+R34)・C7 の設定の自由度を高くすることが
可能になる。
レクタ抵抗R22に直列に挿入されており、これらの抵抗
R34、R22およびキャパシタC7 により決まる時定数
(R22+R34)・C7 の設定の自由度を高くすることが
可能になる。
【0041】同様に、前記抵抗R31が前記コレクタ抵抗
R21に直列に挿入されており、これらの抵抗R31、R21
およびキャパシタC8 により決まる時定数(R21+R3
1)・C8 の設定の自由度を高くすることが可能にな
る。
R21に直列に挿入されており、これらの抵抗R31、R21
およびキャパシタC8 により決まる時定数(R21+R3
1)・C8 の設定の自由度を高くすることが可能にな
る。
【0042】図5は、本発明の位相差信号生成回路の第
3実施例を示している。この第3実施例は、第1実施例
と比べて、バッファ増幅用の差動増幅回路13、14を
省略し、IC化に適したダブリーバランス型の周波数混
合回路51、52を用いてその差動増幅回路部に入力増
幅用の差動増幅回路11、12の出力を直流結合してい
る点と、第2の差動増幅回路12のコレクタ間抵抗R19
を省略し、NPNトランジスタQ7 、Q8 の各エミッタ
にエミッタ抵抗R41、R42を挿入している点が異なり、
その他は同じであるので先の第1実施例と同じ符号を付
している。
3実施例を示している。この第3実施例は、第1実施例
と比べて、バッファ増幅用の差動増幅回路13、14を
省略し、IC化に適したダブリーバランス型の周波数混
合回路51、52を用いてその差動増幅回路部に入力増
幅用の差動増幅回路11、12の出力を直流結合してい
る点と、第2の差動増幅回路12のコレクタ間抵抗R19
を省略し、NPNトランジスタQ7 、Q8 の各エミッタ
にエミッタ抵抗R41、R42を挿入している点が異なり、
その他は同じであるので先の第1実施例と同じ符号を付
している。
【0043】ここで、ダブリーバランス型の第1の周波
数混合回路51において、Q27およびQ29は入力増幅用
の差動増幅回路11、12の出力がベース入力ノードに
直流結合された第1の差動対をなすNPNトランジス
タ、Q30およびQ32は入力増幅用の差動増幅回路12、
11の出力がベース入力ノードに直流結合された第2の
差動対をなすNPNトランジスタ、R46、R47は第1の
差動対トランジスタおよび第2の差動対トランジスタの
共通のコレクタ負荷抵抗、Q28およびQ31は受信信号が
ベース入力ノードに入力し、第1の差動対トランジスタ
および第2の差動対トランジスタの電流源となる第3の
差動対をなすNPNトランジスタ、53は上記第3の差
動対トランジスタの電流源である。
数混合回路51において、Q27およびQ29は入力増幅用
の差動増幅回路11、12の出力がベース入力ノードに
直流結合された第1の差動対をなすNPNトランジス
タ、Q30およびQ32は入力増幅用の差動増幅回路12、
11の出力がベース入力ノードに直流結合された第2の
差動対をなすNPNトランジスタ、R46、R47は第1の
差動対トランジスタおよび第2の差動対トランジスタの
共通のコレクタ負荷抵抗、Q28およびQ31は受信信号が
ベース入力ノードに入力し、第1の差動対トランジスタ
および第2の差動対トランジスタの電流源となる第3の
差動対をなすNPNトランジスタ、53は上記第3の差
動対トランジスタの電流源である。
【0044】また、ダブリーバランス型の第1の周波数
混合回路52において、Q33およびQ35は入力増幅用の
差動増幅回路11、12の出力がベース入力ノードに直
流結合された第1の差動対をなすNPNトランジスタ、
Q36およびQ38は入力増幅用の差動増幅回路12、11
の出力がベース入力ノードに直流結合された第2の差動
対をなすNPNトランジスタ、R48、R49は第1の差動
対トランジスタおよび第2の差動対トランジスタの共通
のコレクタ負荷抵抗、Q34およびQ37は受信信号がベー
ス入力ノードに入力し、第1の差動対トランジスタおよ
び第2の差動対トランジスタの電流源となる第3の差動
対をなすNPNトランジスタ、54は上記第3の差動対
トランジスタの電流源である。
混合回路52において、Q33およびQ35は入力増幅用の
差動増幅回路11、12の出力がベース入力ノードに直
流結合された第1の差動対をなすNPNトランジスタ、
Q36およびQ38は入力増幅用の差動増幅回路12、11
の出力がベース入力ノードに直流結合された第2の差動
対をなすNPNトランジスタ、R48、R49は第1の差動
対トランジスタおよび第2の差動対トランジスタの共通
のコレクタ負荷抵抗、Q34およびQ37は受信信号がベー
ス入力ノードに入力し、第1の差動対トランジスタおよ
び第2の差動対トランジスタの電流源となる第3の差動
対をなすNPNトランジスタ、54は上記第3の差動対
トランジスタの電流源である。
【0045】この構成によれば、IC化に適したダブリ
ーバランス型の周波数混合回路51、52の差動増幅回
路部に入力増幅用の差動増幅回路11、12の出力を直
接に直流結合しているので、周波数変換回路の構成を簡
略化することが可能になる。
ーバランス型の周波数混合回路51、52の差動増幅回
路部に入力増幅用の差動増幅回路11、12の出力を直
接に直流結合しているので、周波数変換回路の構成を簡
略化することが可能になる。
【0046】
【発明の効果】上述したように本発明の位相差信号生成
回路によれば、1V以下のような非常に低い電源電圧で
動作させることが可能になり、しかも、非常に高い周波
数でも動作させることができ、IC化に適している。従
って、VHF帯用のテレビジョン放送受信用チューナ、
FM放送受信用チューナ、無線受信機などに採用して極
めて有効である。
回路によれば、1V以下のような非常に低い電源電圧で
動作させることが可能になり、しかも、非常に高い周波
数でも動作させることができ、IC化に適している。従
って、VHF帯用のテレビジョン放送受信用チューナ、
FM放送受信用チューナ、無線受信機などに採用して極
めて有効である。
【図1】本発明の位相差信号生成回路の第1実施例を示
す回路図。
す回路図。
【図2】図1の回路における第3の差動増幅回路の出力
信号および第4の差動増幅回路の出力信号についての周
波数対位相特性のシュミレーション結果の一例を示す特
性図。
信号および第4の差動増幅回路の出力信号についての周
波数対位相特性のシュミレーション結果の一例を示す特
性図。
【図3】図1の回路における第3の差動増幅回路の出力
信号と第4の差動増幅回路の出力信号との位相差につい
ての周波数特性のシュミレーション結果の一例を示す特
性図。
信号と第4の差動増幅回路の出力信号との位相差につい
ての周波数特性のシュミレーション結果の一例を示す特
性図。
【図4】本発明の位相差信号生成回路の第2実施例を示
す回路図。
す回路図。
【図5】本発明の位相差信号生成回路の第3実施例を示
す回路図。
す回路図。
【図6】FM放送受信用チューナの高周波段で使用され
る周波数変換回路の一例を示すブロック図。
る周波数変換回路の一例を示すブロック図。
【図7】図6中の位相差信号生成回路の従来例を示す回
路図。
路図。
10…入力信号源、11…第1の差動増幅回路、12…
第2の差動増幅回路、13…第3の差動増幅回路、14
…第4の差動増幅回路、21…第1の電流源回路、22
…第2の電流源回路、23…第3の電流源回路、24…
第4の電流源回路、Q7 〜Q14…NPNトランジスタ、
R18〜R26…コレクタ負荷抵抗、C7 …第1のキャパシ
タ、C8 …第2のキャパシタ。
第2の差動増幅回路、13…第3の差動増幅回路、14
…第4の差動増幅回路、21…第1の電流源回路、22
…第2の電流源回路、23…第3の電流源回路、24…
第4の電流源回路、Q7 〜Q14…NPNトランジスタ、
R18〜R26…コレクタ負荷抵抗、C7 …第1のキャパシ
タ、C8 …第2のキャパシタ。
Claims (1)
- 【請求項1】 第1の利得を有し、入力信号を増幅し、
一対の出力ノードに差動信号を出力する第1の差動増幅
回路と、 前記第1の利得のほぼ1/2の第2の利得を有し、前記
第1の差動増幅回路と共通に入力する入力信号を増幅
し、一対の出力ノードに差動信号を出力する第2の差動
増幅回路と、 前記第1の差動増幅回路の一対の出力ノードのうちの第
1の出力ノードの出力および前記第2の差動増幅回路の
一対の出力ノードのうちの第1の出力ノードの出力がそ
れぞれ直流結合により差動対をなすベース入力ノードに
入力する第3の差動増幅回路と、 この第3の差動増幅回路の第1の差動増幅回路に直流結
合されているベース入力ノードに一端が接続され、上記
第1の差動増幅回路からの入力の高域成分を減衰させる
第1のキャパシタと、 前記第1の差動増幅回路の一対の出力ノードのうちの第
2の出力ノードの出力および前記第2の差動増幅回路の
一対の出力ノードのうちの第2の出力ノードの出力がそ
れぞれ直流結合により差動対をなすベース入力ノードに
入力する第4の差動増幅回路と、 この第4の差動増幅回路の第1の差動増幅回路に直流結
合されているベース入力ノードに一端が接続され、上記
第1の差動増幅回路からの入力の高域成分を減衰させる
第2のキャパシタとを具備し、 前記第3の差動増幅回路のベース入力ノードの入力と前
記第4の差動増幅回路のベース入力ノードの入力とが所
定の位相差を有することを特徴とする位相差信号生成回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5259790A JPH07115376A (ja) | 1993-10-18 | 1993-10-18 | 位相差信号生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5259790A JPH07115376A (ja) | 1993-10-18 | 1993-10-18 | 位相差信号生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07115376A true JPH07115376A (ja) | 1995-05-02 |
Family
ID=17339030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5259790A Pending JPH07115376A (ja) | 1993-10-18 | 1993-10-18 | 位相差信号生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07115376A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6452434B1 (en) | 2000-01-27 | 2002-09-17 | Fujitsu Limited | Phase shifter circuit |
WO2019189602A1 (ja) * | 2018-03-30 | 2019-10-03 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
-
1993
- 1993-10-18 JP JP5259790A patent/JPH07115376A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6452434B1 (en) | 2000-01-27 | 2002-09-17 | Fujitsu Limited | Phase shifter circuit |
US6903591B2 (en) | 2000-01-27 | 2005-06-07 | Fujitsu Limited | Phase shifter circuit |
WO2019189602A1 (ja) * | 2018-03-30 | 2019-10-03 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
JP2019179978A (ja) * | 2018-03-30 | 2019-10-17 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
US11362669B2 (en) | 2018-03-30 | 2022-06-14 | Nippon Telegraph And Telephone Corporation | Track and hold circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |