JPH07109993B2 - 同相合成スペースダイバシティ受信装置 - Google Patents
同相合成スペースダイバシティ受信装置Info
- Publication number
- JPH07109993B2 JPH07109993B2 JP1011353A JP1135389A JPH07109993B2 JP H07109993 B2 JPH07109993 B2 JP H07109993B2 JP 1011353 A JP1011353 A JP 1011353A JP 1135389 A JP1135389 A JP 1135389A JP H07109993 B2 JPH07109993 B2 JP H07109993B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同相合成スペースダイバシティ受信装置に関
し、特にマルチキャリア方式のディジタル無線伝送にお
ける各キャリアごとに独立した同相合成スペースダイバ
シティ受信を行なっている同相合成スペースダイバシテ
ィ受信装置に関する。
し、特にマルチキャリア方式のディジタル無線伝送にお
ける各キャリアごとに独立した同相合成スペースダイバ
シティ受信を行なっている同相合成スペースダイバシテ
ィ受信装置に関する。
マルチキャリア伝送方式とは、ある伝送容量をもつベー
スバンド信号を伝送する際に、伝送容量を複数に分割し
たベースバンド信号を変調信号として各々異なる搬送波
（キャリア）周波数に対して独立に変調をかけて複数の
変調波で伝送する方式である。
スバンド信号を伝送する際に、伝送容量を複数に分割し
たベースバンド信号を変調信号として各々異なる搬送波
（キャリア）周波数に対して独立に変調をかけて複数の
変調波で伝送する方式である。
第４図に同一伝送容量且つ同一変調方式の（ａ）シング
ルキャリア方式のスペクトラム及び（ｂ）マルチキャリ
ア方式のスペクトラムを示す。第４図において、全伝送
容量に対する占有帯域幅は同一であるが、シングルキャ
リア方式では帯域幅の大きな変調波で伝送するのに対
し、マルチキャリア方式では帯域幅の小さな変調波に分
割して伝送を行なっている。又、全伝送容量C1＋C2＋C3
＝Ｃである。
ルキャリア方式のスペクトラム及び（ｂ）マルチキャリ
ア方式のスペクトラムを示す。第４図において、全伝送
容量に対する占有帯域幅は同一であるが、シングルキャ
リア方式では帯域幅の大きな変調波で伝送するのに対
し、マルチキャリア方式では帯域幅の小さな変調波に分
割して伝送を行なっている。又、全伝送容量C1＋C2＋C3
＝Ｃである。
従来用いられているマルチキャリア伝送方式の同相合成
スペースダイバシティ（SD）受信装置を第２図に示す。
スペースダイバシティ（SD）受信装置を第２図に示す。
第２図の同相合成SD受信装置は、分波器1a,1bと各キャ
リアごとに独立した同相合成SD受信系200a,200b,200cと
で構成されている。
リアごとに独立した同相合成SD受信系200a,200b,200cと
で構成されている。
又、同相合成SD受信系200a,200b,200cは各々無限移相器
（EPS）2a,2b,2c、電力合成器3a,3b,3c、位相比較器4a,
4b,4c、電圧比較器5a,5b,5c、UP/DOWNカウンタ6a,6b,6
c、クロック発振器14a,14b,14c、メモリ9a,9b,9c、D/A
変換器8,8b,8cで構成されている。
（EPS）2a,2b,2c、電力合成器3a,3b,3c、位相比較器4a,
4b,4c、電圧比較器5a,5b,5c、UP/DOWNカウンタ6a,6b,6
c、クロック発振器14a,14b,14c、メモリ9a,9b,9c、D/A
変換器8,8b,8cで構成されている。
次に、この同相合成SD受信装置の動作について説明す
る。
る。
先ず、２つの異なるアンテナ（図示せず）より出力され
た受信入力信号１及び２は各々分波器1a及び1bに入力さ
れ、ここで各キャリアに分離される。分波器1aで分波さ
れた各々の信号は電力合成器3a,3b,3c及び位相比較器4
a,4b,4cに入力される。分波器1bで分波された信号は各
々無限移相器（EPS）2a,2b,2cにより位相を制御され、
各々電力合成器3a,3b,3c及び位相比較器4a,4b,4cに入力
される。ここで、各同相合成SD受信系内の動作は同じで
あるので以下同相合成SD受信系200aの動作について述べ
る。電力合成器3aに入力された各信号は同相で合成され
た後、出力端子15aより復調器（図示せず）に入力さ
れ、ここでベースバンド信号に復調される。位相比較器
4aに入力された各信号は位相を比較され、電圧比較器5a
により位相比較器4aからの位相差電圧により位相の遅れ
或は進みを判定しUP/DOWNカウンタ6aに位相制御情報を
出力する。UP/DOWNカウンタ6aはクロック発振器14aから
のタイミングで電圧比較器5aからの位相制御情報により
UPカウンタ或はDOWNカウントし、メモリ9aの読み出しア
ドレスを変化させている。メモリ9aは予めデータアドレ
スの順に移相量が変化するようなEPS制御データが書き
込まれており、読み出したEPS制御データをD/A変換器8a
に入力し、ここでEPS制御電圧に変換してEPS2aの移位量
を制御している。
た受信入力信号１及び２は各々分波器1a及び1bに入力さ
れ、ここで各キャリアに分離される。分波器1aで分波さ
れた各々の信号は電力合成器3a,3b,3c及び位相比較器4
a,4b,4cに入力される。分波器1bで分波された信号は各
々無限移相器（EPS）2a,2b,2cにより位相を制御され、
各々電力合成器3a,3b,3c及び位相比較器4a,4b,4cに入力
される。ここで、各同相合成SD受信系内の動作は同じで
あるので以下同相合成SD受信系200aの動作について述べ
る。電力合成器3aに入力された各信号は同相で合成され
た後、出力端子15aより復調器（図示せず）に入力さ
れ、ここでベースバンド信号に復調される。位相比較器
4aに入力された各信号は位相を比較され、電圧比較器5a
により位相比較器4aからの位相差電圧により位相の遅れ
或は進みを判定しUP/DOWNカウンタ6aに位相制御情報を
出力する。UP/DOWNカウンタ6aはクロック発振器14aから
のタイミングで電圧比較器5aからの位相制御情報により
UPカウンタ或はDOWNカウントし、メモリ9aの読み出しア
ドレスを変化させている。メモリ9aは予めデータアドレ
スの順に移相量が変化するようなEPS制御データが書き
込まれており、読み出したEPS制御データをD/A変換器8a
に入力し、ここでEPS制御電圧に変換してEPS2aの移位量
を制御している。
上述した従来の各同相合成SD受信装置では、各キャリア
ごとにEPS制御データを記憶させておくメモリをもって
いるため、各メモリの使用効率が悪く、実装スペースも
多くなる欠点があった。
ごとにEPS制御データを記憶させておくメモリをもって
いるため、各メモリの使用効率が悪く、実装スペースも
多くなる欠点があった。
本発明の同相合成スペースダイバシティ受信装置は、２
つのアンテナからの受信入力信号を各々分波し、各キャ
リアごとに独立に位相を制御し同相合成する各キャリア
用受信系を複数有するマルチキャリア伝送方式の同相合
成スペースダイバシティ受信装置において、 前記各キャリアの位相制御データを記憶し全キャリア共
通のメモリと、 前記各キャリア用受信系からのアドレス信号を前記メモ
リへ入力する手段と、 前記アドレス信号により前記メモリより前記位相制御デ
ータを出力する手段と、 前記各キャリア用受信系に前記位相制御データを保持す
る手段と、 前記アドレス信号を前記メモリへ順次入力され、且つ、
前記位相制御データを保持する手段より前記位相制御デ
ータを出力させるためのタイミング信号を発生する手段
と を備えている。
つのアンテナからの受信入力信号を各々分波し、各キャ
リアごとに独立に位相を制御し同相合成する各キャリア
用受信系を複数有するマルチキャリア伝送方式の同相合
成スペースダイバシティ受信装置において、 前記各キャリアの位相制御データを記憶し全キャリア共
通のメモリと、 前記各キャリア用受信系からのアドレス信号を前記メモ
リへ入力する手段と、 前記アドレス信号により前記メモリより前記位相制御デ
ータを出力する手段と、 前記各キャリア用受信系に前記位相制御データを保持す
る手段と、 前記アドレス信号を前記メモリへ順次入力され、且つ、
前記位相制御データを保持する手段より前記位相制御デ
ータを出力させるためのタイミング信号を発生する手段
と を備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、図中第
２図と同一部分には同一符号を附してある。第１図の同
相合成SD受信装置は、第２図の同相合成SD受信装置の各
キャリアごとのメモリ9a,9b,9c及びクロック発振器14a,
14b,14cを全キャリア共通のメモリ９及びタイミング信
号発生回路11に置き換え、新たにトライステートゲート
10と各キャリアごとにデータ保持回路7a,7b,7cを追加し
たことを特徴としている。第１図において、UP/DOWNカ
ウンタ6a,6b,6cの出力はトライステートゲート10に接続
され、トライステートゲート10の出力は、アドレスバス
12に接続されている。タイミング信号発生回路11はクロ
ック発振器11c,カウンタ11b,デコーダ11aで構成されて
おり、クロック発振器11cの出力はUP/DOWNカウンタ6a,6
b,6c及びカウンタ11bに、カウンタ11bの出力はデコーダ
11c及びアドレスバス12に、デコーダ11aの出力はトライ
ステートゲート10及びデータ保持回路7a,7b,7cに各々接
続されている。又、アドレスバス12とデータバス13はメ
モリに接続され、データバス13の出力はデータ保持回路
7a,7b,7cに接続されている。データ保持回路7a,7b,7cの
出力はD/A変換器8a,8b,8cに接続されている。
２図と同一部分には同一符号を附してある。第１図の同
相合成SD受信装置は、第２図の同相合成SD受信装置の各
キャリアごとのメモリ9a,9b,9c及びクロック発振器14a,
14b,14cを全キャリア共通のメモリ９及びタイミング信
号発生回路11に置き換え、新たにトライステートゲート
10と各キャリアごとにデータ保持回路7a,7b,7cを追加し
たことを特徴としている。第１図において、UP/DOWNカ
ウンタ6a,6b,6cの出力はトライステートゲート10に接続
され、トライステートゲート10の出力は、アドレスバス
12に接続されている。タイミング信号発生回路11はクロ
ック発振器11c,カウンタ11b,デコーダ11aで構成されて
おり、クロック発振器11cの出力はUP/DOWNカウンタ6a,6
b,6c及びカウンタ11bに、カウンタ11bの出力はデコーダ
11c及びアドレスバス12に、デコーダ11aの出力はトライ
ステートゲート10及びデータ保持回路7a,7b,7cに各々接
続されている。又、アドレスバス12とデータバス13はメ
モリに接続され、データバス13の出力はデータ保持回路
7a,7b,7cに接続されている。データ保持回路7a,7b,7cの
出力はD/A変換器8a,8b,8cに接続されている。
次に、この同相合成SD受信装置の動作について説明す
る。
る。
先ず、２つの異なるアンテナ（図示せず）より出力され
た受信入力信号１及び２は各々分波器1a及び1bで分波さ
れる。分波器1aで分波された各々の信号は電力合成器3
a,3b,3c及び位相比較器4a,4b,4cに入力される。分波器1
bで分波された各々の信号は無限移相器（EPS）2a,2b,2c
を介して電力合成器3a,3b,3c及び位相比較器4a,4b,4cに
入力される。電力合成器3a,3b,3cでは各々入力された信
号を合成し出力端子15a,15b,15cより復調器（図示せ
ず）へ出力する。位相比較器4a,4b,4cでは各々入力され
た信号の位相を比較し、電圧比較器5a,5b,5cにおいて、
位相差電圧より位相の遅れ又は進みを判定し、UP/DOWN
カンタン6a,6b,6cに位相制御情報を出力する。UP/DOWN
カウンタ6a,6b,6cは、タイミング信号発生回路11内クロ
ック発振器11cからのタイミングで電圧比較器5a,5b,5c
からの位相制御情報によりUPカウント又はDOWNカウント
し、メモリ９に対するアドレス情報をトライステートゲ
ート10に出力する。トライステートゲート10を全キャリ
ア共通であるアドレスバス12に接続することにより、ア
ドレスバス12へ各々の受信系のアドレス情報を順次送出
することを可能にしている。アドレスバス12にUP/DOWN
カウンタ6a,6b,6cからのアドレス情報を順次送出するた
め、トライステートゲート10は、受信系ごとに順次ゲー
トが開くようにタイミング信号発生回路11より制御信号
が入力されている。このタイミング信号発生回路11は、
クロック発振器11cと、その出力クロックを計数する３
進カウンタ11bと、その２ビットのカウンタ出力より３
本のストローブ信号を出力するデコーダ11aとからなっ
ている。３進カウンタ11bの２ビットのキャリア選択ア
ドレスをメモリのアドレスの上位２ビットAn、An-1と
し、下位ビットAn-2〜A0をEPS制御アドレスとしてメモ
リ９のアドレス信号を作っている。従って、第３図
（ｂ）に示すメモリマップで、３キャリア分のEPS制御
データをアドレス順に移相量が変化するような順番で共
通のメモリに書き込んでおくことにより、このメモリか
ら各々のキャリアに対するEPS制御データを時分割で読
み出すことを可能にしている。よって、第３図（ａ）に
示す各キャリアに別々のメモリを持つ従来方式に比べ、
同一容量のメモリを使用した場合にはそのメモリ使用効
率は３倍になっている。
た受信入力信号１及び２は各々分波器1a及び1bで分波さ
れる。分波器1aで分波された各々の信号は電力合成器3
a,3b,3c及び位相比較器4a,4b,4cに入力される。分波器1
bで分波された各々の信号は無限移相器（EPS）2a,2b,2c
を介して電力合成器3a,3b,3c及び位相比較器4a,4b,4cに
入力される。電力合成器3a,3b,3cでは各々入力された信
号を合成し出力端子15a,15b,15cより復調器（図示せ
ず）へ出力する。位相比較器4a,4b,4cでは各々入力され
た信号の位相を比較し、電圧比較器5a,5b,5cにおいて、
位相差電圧より位相の遅れ又は進みを判定し、UP/DOWN
カンタン6a,6b,6cに位相制御情報を出力する。UP/DOWN
カウンタ6a,6b,6cは、タイミング信号発生回路11内クロ
ック発振器11cからのタイミングで電圧比較器5a,5b,5c
からの位相制御情報によりUPカウント又はDOWNカウント
し、メモリ９に対するアドレス情報をトライステートゲ
ート10に出力する。トライステートゲート10を全キャリ
ア共通であるアドレスバス12に接続することにより、ア
ドレスバス12へ各々の受信系のアドレス情報を順次送出
することを可能にしている。アドレスバス12にUP/DOWN
カウンタ6a,6b,6cからのアドレス情報を順次送出するた
め、トライステートゲート10は、受信系ごとに順次ゲー
トが開くようにタイミング信号発生回路11より制御信号
が入力されている。このタイミング信号発生回路11は、
クロック発振器11cと、その出力クロックを計数する３
進カウンタ11bと、その２ビットのカウンタ出力より３
本のストローブ信号を出力するデコーダ11aとからなっ
ている。３進カウンタ11bの２ビットのキャリア選択ア
ドレスをメモリのアドレスの上位２ビットAn、An-1と
し、下位ビットAn-2〜A0をEPS制御アドレスとしてメモ
リ９のアドレス信号を作っている。従って、第３図
（ｂ）に示すメモリマップで、３キャリア分のEPS制御
データをアドレス順に移相量が変化するような順番で共
通のメモリに書き込んでおくことにより、このメモリか
ら各々のキャリアに対するEPS制御データを時分割で読
み出すことを可能にしている。よって、第３図（ａ）に
示す各キャリアに別々のメモリを持つ従来方式に比べ、
同一容量のメモリを使用した場合にはそのメモリ使用効
率は３倍になっている。
メモリ９より時分割で読み出され、データバス13に送出
された各キャリア３のEPS制御データはデータ保持回路7
a,7b,7cで保持され、タイミング信号発生回路11で発生
させたトライステートゲート10への制御信号と同一信号
で、D/A変換器8a,8b,8cへ出力される。D/A変換器8a,8b,
8cではEPS制御データをEPS制御電圧に変換してEPS2a,2
b,2cの移相量を制御している。
された各キャリア３のEPS制御データはデータ保持回路7
a,7b,7cで保持され、タイミング信号発生回路11で発生
させたトライステートゲート10への制御信号と同一信号
で、D/A変換器8a,8b,8cへ出力される。D/A変換器8a,8b,
8cではEPS制御データをEPS制御電圧に変換してEPS2a,2
b,2cの移相量を制御している。
以上説明したように本発明は、複数の同相合成SD受信系
を有する受信装置において、各受信系のEPSの制御デー
タをひとまとめにして、データを記憶しておくメモリを
共通化し、時分割で読み出すことによりメモリの使用効
率を高め、さらにUP/DOWNカウンタ，トライステートゲ
ート，データ保持回路，タイミング信号発生回路等LOGI
C回路部分のLSI化によって多マルチキャリア方式におけ
る実装上のスペースファクタを向上できる効果がある。
を有する受信装置において、各受信系のEPSの制御デー
タをひとまとめにして、データを記憶しておくメモリを
共通化し、時分割で読み出すことによりメモリの使用効
率を高め、さらにUP/DOWNカウンタ，トライステートゲ
ート，データ保持回路，タイミング信号発生回路等LOGI
C回路部分のLSI化によって多マルチキャリア方式におけ
る実装上のスペースファクタを向上できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の同相合成SD受信装置のブロック図、第３図（ａ）は従
来の同相合成SD受信装置における各メモリのメモリマッ
プ、第３図（ｂ）は本発明の同相合成SD受信装置におけ
る共通メモリのメモリマップ、第４図（ａ）はシングル
キャリア方式のスペクトラム、第４図（ｂ）は３マルチ
キャリア方式のスペクトラムである。 1a,1b……分波器、2a,2b,2c……無限移相器、3a,3b,3c
……電力合成器、4a,4b,4c……位相比較器、5a,5b,5c…
…電圧比較器、6a,6b,6c……UP/DOWNカウンタ、7a,7b,7
c……データ保持回路、8a,8b,8c……D/A変換器、９……
メモリ、10……トライステートゲート、11……タイミン
グ信号発生回路、11a……２→４デコーダ、11b……３進
カウンタ、11c……クロック発振器、12……アドレスバ
ス、13……データバス。
の同相合成SD受信装置のブロック図、第３図（ａ）は従
来の同相合成SD受信装置における各メモリのメモリマッ
プ、第３図（ｂ）は本発明の同相合成SD受信装置におけ
る共通メモリのメモリマップ、第４図（ａ）はシングル
キャリア方式のスペクトラム、第４図（ｂ）は３マルチ
キャリア方式のスペクトラムである。 1a,1b……分波器、2a,2b,2c……無限移相器、3a,3b,3c
……電力合成器、4a,4b,4c……位相比較器、5a,5b,5c…
…電圧比較器、6a,6b,6c……UP/DOWNカウンタ、7a,7b,7
c……データ保持回路、8a,8b,8c……D/A変換器、９……
メモリ、10……トライステートゲート、11……タイミン
グ信号発生回路、11a……２→４デコーダ、11b……３進
カウンタ、11c……クロック発振器、12……アドレスバ
ス、13……データバス。
Claims (1)
- 【請求項１】２つのアンテナからの複数のキャリアを有
する受信入力信号を各々分波し、各キャリアごとに独立
に無限位相器（EPS）の位相を制御し同相合成する各キ
ャリア用受信系を複数有するマルチキャリア伝送方式の
同相合成スペースダイバシティ受信装置において、 前記各キャリアの位相制御データを記憶する全キャリア
に共通のメモリと、 前記各キャリア用受信系からのアドレス情報を前記メモ
リへ入力する手段と、 前記アドレス情報により前記メモリより前記位相制御デ
ータを前記EPSに出力する手段と、前記各キャリア用受
信系に前記位相制御データを保持する手段と、 前記アドレス情報を前記メモリへ順次入力させ、且つ、
前記位相制御データを保持する手段より前記位相制御デ
ータをに出力させるためのタイミング信号を発生する手
段と を備えたことを特徴とする同相合成スペースダイバシテ
ィ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011353A JPH07109993B2 (ja) | 1989-01-20 | 1989-01-20 | 同相合成スペースダイバシティ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011353A JPH07109993B2 (ja) | 1989-01-20 | 1989-01-20 | 同相合成スペースダイバシティ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192325A JPH02192325A (ja) | 1990-07-30 |
| JPH07109993B2 true JPH07109993B2 (ja) | 1995-11-22 |
Family
ID=11775671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011353A Expired - Fee Related JPH07109993B2 (ja) | 1989-01-20 | 1989-01-20 | 同相合成スペースダイバシティ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109993B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004320168A (ja) * | 2003-04-11 | 2004-11-11 | Matsushita Electric Ind Co Ltd | 無線受信装置および無線受信方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763937A (en) * | 1980-10-06 | 1982-04-17 | Nippon Telegr & Teleph Corp <Ntt> | Noise suppression system |
| JPH0650848B2 (ja) * | 1986-10-08 | 1994-06-29 | 日本電気株式会社 | 分割多重パケツト信号復元装置 |
-
1989
- 1989-01-20 JP JP1011353A patent/JPH07109993B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192325A (ja) | 1990-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |