JPH07105369A - 画像のラベリング方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】リアルタイムなラベリング処理を実現する。 【構成】入力画像をラスタ順に走査し、着目画素Ｐが領
域画素であれば、既に走査が終了してる上の画素Ｐ０と
左の画素Ｐ１との値を調べ、Ｐ０、Ｐ１の両方が背景画
素であれば新たな値をＰの仮ラベル値とする。Ｐ０、Ｐ
１の一方が領域画素であれば、その画素の仮ラベル値を
Ｐの仮ラベル値とする。Ｐ０、Ｐ１の両方が領域画素で
あれば、Ｐ０、Ｐ１のうちの仮ラベル値の小さい方の仮
ラベル値をＰの仮ラベル値とすると共に、値の大きい方
の仮ラベル値に、値の小さい方の仮ラベル値との連結関
係を表す結合ラベル値を与える。走査が終了したら、仮
ラベル値を、その結合ラベル値に従い、その仮ラベル値
と連結関係を有する最小の仮ラベル値に書き換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、対象物標の画像情報か
ら画像中の領域を抽出し存在する物標を抽出する画像処
理の技術に関するものである。

【０００２】

【従来の技術】従来、各種製品の形状検査装置や無人搬
送車の視覚センサ部等には、対象物標の画像情報から画
像中の特徴のある領域を抽出し存在する物標の形状を認
識する技術が適用されている。また、このような技術に
おいては、画像情報からの領域抽出に画素のかたまり毎
にラベル付けを行う、いわゆるラベリング処理を適用す
るのが一般的である。また、従来のラベリング処理の技
術としては、対象画像の性質に応じて対象画像を繰り返
し走査しながら、ラベル付けを行う技術が知られてい
る。

【０００３】

【発明が解決しようとする課題】しかし、従来のラベリ
ング処理の技術によれば、対象画像の性質に依存して対
象画像を何回も繰り返し走査する必要があるため、実用
的サイズのハ−ドウェアロジック回路で実現することが
困難であると共に、画像情報を取り込むカメラの出力信
号に同期してリアルタイムに処理するのことが困難であ
った。

【０００４】そこで、本発明は、実用的サイズのハ−ド
ウェアロジック回路でラベリング処理を実現したラベリ
ング装置を提供することを目的とする。

【０００５】また、本発明は、リアルタイムにラベリン
グ処理を行うことのできる画像のラベリング方法を提供
することを目的とする。

【０００６】

【課題を解決するための手段】前記目的達成のために、
本発明は、入力２値画像を構成する複数の画素にラスタ
順に順次着目し、着目した各画素について、当該着目し
た画素に隣接する画素であって、過去に着目した画素と
の連結関係を調べ、連結する画素が存在しない場合に
は、既の他の画素に付した仮ラベルより大きな値の仮ラ
ベルを着目する画素に付し、連結する画素が一つ存在す
る場合には当該連結する画素に付されている仮ラベルと
同じ値の仮ラベルを着目する画素に付し、連結する画素
が複数存在する場合には連結する複数の画素に付されて
いる複数の仮ラベルのうち最小の値の仮ラベルと同じ仮
ラベルを着目する画素に付すと共に前記複数の仮ラベル
のうち最小の値の仮ラベル以外の仮ラベルの値と前記最
小の値の仮ラベルの値とを対応付けて記憶するステップ
と、最も値の大きな仮ラベルより順次、各仮ラベルに、
当該仮ラベルの値と直接的もしくは他の仮ラベルの値を
介して間接的に対応付けられている最小の仮ラベルの値
と同じ値の本ラベルを割り当てるステップと、各画素に
付された仮ラベルのうち、本ラベルを割り当てられた仮
ラベルを、当該仮ラベルに割り当てられた値の本ラベル
に更新するステップとを有することを特徴とするラベリ
ング方法を提供する。

【０００７】

【作用】本発明に係るラベリング方法によれば、入力２
値画像を構成する複数の画素にラスタ順に順次着目し、
着目した各画素について、当該着目した画素に隣接する
画素であって、過去に着目した画素との連結関係を調
べ、連結する画素が存在しない場合には、既の他の画素
に付した仮ラベルより大きな値の仮ラベルを着目する画
素に付し、連結する画素が一つ存在する場合には当該連
結する画素に付されている仮ラベルと同じ値の仮ラベル
を着目する画素に付し、連結する画素が複数存在する場
合には連結する複数の画素に付されている複数の仮ラベ
ルのうち最小の値の仮ラベルと同じ仮ラベルを着目する
画素に付すと共に前記複数の仮ラベルのうち最小の値の
仮ラベル以外の仮ラベルの値と前記最小の値の仮ラベル
の値とを対応付けて記憶する。そして、最も値の大きな
仮ラベルより順次、各仮ラベルに、当該仮ラベルの値と
直接的もしくは他の仮ラベルの値を介して間接的に対応
付けられている最小の仮ラベルの値と同じ値の本ラベル
を割り当て、その後、各画素に付された仮ラベルのう
ち、本ラベルを割り当てられた仮ラベルを、当該仮ラベ
ルに割り当てられた値の本ラベルに更新する。

【０００８】なお、この仮ラベルを本ラベルに更新する
処理をハ−ドウェアで実現する場合には、まず、各仮ラ
ベルと、当該仮ラベルが更新される本ラベルの対応テ−
ブルを作成し、これに従い、各画素に付された仮ラベル
を本ラベルに変換するようにするのが望ましい。

【０００９】

【実施例】以下、本発明に係るラベリング装置の実施例
を説明する。

【００１０】まず、本実施例に係るラベリング装置が行
うラベリング処理について説明する。

【００１１】さて、ラベリング処理とは、カメラにより
取り込んだ画像を２値化した２値画像中の、ラベリング
の対象となる画素の値として定めた値を有する画素（領
域画素と呼ぶ）のかたまり（領域と呼ぶ）毎にラベル
（番号）をつけていく処理であり、一般に領域の形状を
捉えるために有効な処理である。

【００１２】まず、領域のラベル付けを行う場合に用い
る連結条件について説明する。連結条件とは、画素と画
素が連結、すなわち、同じ領域中にあるかを判定するた
めの条件であり、４−連結を用いた連結条件や、８−連
結を用いた連結条件等が広く知られている。本第実施例
では、連結条件として４−連結を用いた連結条件を用い
る。図１には４−連結の状況を示しておく。この図は、
４−連結によれば、図１の中心の画素と、これの上下左
右の４つの画素が隣接しているとみなされることを示し
ている。４−連結を用いた連結条件によれば、２点Ｐと
Ｑとの間に、４−連結によって隣接している画素列によ
る経路が存在するときに２点ＰとＱは連結しており、同
じ領域内に存在すると判断する。

【００１３】図２には、カメラにより取り込んだ入力２
値画像（ａ）に、画像中の（１）の画素を領域画素と
し、（・）の画素を背景画素（領域外のラベリングの対
象とならない画素）として、４−連結を用いた連結条件
によるラベリング処理を行い得た、ラベリング処理画像
（ｂ）を示した。

【００１４】さて、本第１実施例では、このようなラベ
ルング処理を、４−連結を用いた連結条件下で、次の３
つの処理を逐次、実行することにより実現する。

【００１５】（１）仮ラベリング処理 （２）テーブル操作 （３）本ラベリング処理 以下、この場合の（１）仮ラベリング処理、（２）テー
ブル操作、（３）本ラベリング処理の内容について説明
する。

【００１６】（１）仮ラベリング処理 仮ラベリング処理は、入力２値画像の各画素に、仮のラ
ベルを与える処理を行う。すなわち、周囲の画素の仮ラ
ベル情報から、着目画素の仮ラベルを決定し、決定した
仮ラベルの結合情報を、後述する結合テーブルに書き込
む処理を行う。

【００１７】また、この仮ラベルの決定は、各着目点に
ついて、着目点の上と左の２画素の仮ラベルの値を元
に、ラスタ順に各画素について行う以下、この仮ラベル
の処理の手順を示す。

【００１８】仮ラベルの決定は、図３のＰを着目点と
し、Ｐ０（Ｐの１ライン前の画素）とＰ１（Ｐの１つ前
の画素）をＰの仮ラベルを決定するために用いる画素と
して、以下の手順を実行することにより実現する。

【００１９】ａ）Ｐが背景画素であれば、背景画素を表
すデフォルト値をＰの仮ラベル値とする。

【００２０】ｂ）Ｐが領域画素でＰ０，Ｐ１のいずれも
背景画素であれば新たなラベルを発生させＰの仮ラベル
値とする。また、結合テーブルの、この仮ラベル値のエ
ントリに結合ラベル値として発生した仮ラベル値を登録
する。

【００２１】ｃ）Ｐが領域画素でＰ０，Ｐ１のいずれか
一方のみが領域画素であれば、その領域画素の仮ラベル
値をＰの仮ラベル値とする。

【００２２】ｄ）Ｐが領域画素でＰ０，Ｐ１のいずれも
領域画素であり、かつ、Ｐ０とＰ１の仮ラベル値が等し
ければその値をＰの仮ラベル値とする。

【００２３】ｅ）Ｐが領域画素でＰ０，Ｐ１のいずれも
領域画素でかつＰ０とＰ１の仮ラベル値が等しくなけれ
ば、そのうち小さい方をＰの仮ラベル値とし、結合テー
ブルの大きい方の仮ラベル値のエントリに小さい方の仮
ラベル値を結合ラベルとして登録する。

【００２４】以上の仮ラベリング処理により、図２
（ａ）に示した入力２値画像（ａ）より、図４に示す仮
ラベル画像を得ることができる。また、図５に示す結合
テ−ブルが得られる。

【００２５】（２）テーブル操作 テーブル操作は、前記結合テ−ブルに仮ラベルの情報を
基に、複数の仮ラベル値の統合を行い、最終的なラベル
（本ラベル）を決定する処理である。

【００２６】具体的には、値が大きい仮ラベルのエント
リから結合テーブルを操作し、各エントリについて以下
の処理を順次行う。

【００２７】ａ．着目するエントリの仮ラベル値と結合
ラベル値が同じ場合には、この結合ラベル値を着目する
エントリに本ラベル値として登録し、次のエントリの処
理に進む。他の場合はｂの処理を行う。

【００２８】ｂ．着目するエントリの仮ラベル値と結合
ラベル値が異なる場合には、結合ラベル値と同じ値の仮
ラベル値のエントリを参照エントリとし、ｃの処理を行
う。

【００２９】ｃ．参照エントリの仮ラベル値と結合ラベ
ル値が同じ場合には、この結合ラベル値を着目するエン
トリに本ラベル値として登録し、次のエントリの処理に
進む。他の場合はｄの処理を行う。

【００３０】ｄ．参照エントリの仮ラベル値と結合ラベ
ル値が異なる場合には、参照エントリの結合ラベル値と
同じ値の仮ラベル値のエントリを参照エントリとし、ｃ
の処理に戻る。

【００３１】ここで、図５に示した結合テ−ブルに、こ
のようなテーブル操作処理を施すと、図６に示す内容の
テ−ブルが得られることになる。

【００３２】（３）本ラベリング処理 本ラベル処理は、領域画素に与えた仮ラベル値を、テ−
ブル操作処理で得た本ラベル値に変える処理である。こ
れは、各仮ラベル値を、当該各ラベル値のエントリに登
録した本ラベルに変更することにより実現される。

【００３３】以上の処理の結果、図４に示した仮ラベル
画像より、図７に示す本ラベル画像が得られることにな
る。図示するようにこの本ラベル画像は、図１に示した
４−連結を用いた連結条件によるラベリング処理を行い
得たラベリング処理画像と同等のものとなる。

【００３４】以下、このような処理を行う本実施例に係
るラベリング装置の構成と動作について説明する。

【００３５】図８に、ラベリング装置の構成を示す。

【００３６】図示するように、本実施例に係るラベリン
グ装置は、仮ラベル画像を生成する仮ラベル処理部８０
１、仮ラベル画像を記憶するＫＲＡＭ８０２、結合ラベ
ルの登録とテ−ブル操作処理を行うテ−ブル操作部８０
３、結合テ−ブルを記憶する４つのＴＲＡＭ８０４、本
ラベル画像を生成する本ラベル処理部８０５、本ラベル
画像を格納するＬＲＡＭ８０６を備えている。

【００３７】本ラベリング処理装置は、１０ＭＨｚの基
本クロックに同期して処理を行う。この場合、ＮＴＳＣ
方式に準拠し３０Ｈｚで入力する、５１２＊４８４の画
素より成る２値画像フレームを、２５６＊２４２の画素
より成る２値画像フレームに圧縮し処理するとすると、
本ラベリング処理装置は、以下に示す構成および動作に
より、仮ラベリング処理をフレ−ム周期の１／４の期間
のステ−ジＳ０で、テーブル操作処理をフレ−ム周期の
１／２の期間のステ−ジＳ１で、本ラベリング処理をフ
レ−ム周期の１／４の期間のステ−ジＳ３で処理するこ
とができる。したがい、入力画像に対して、リアルタイ
ムにラベルリング処理を行うことができることになる。

【００３８】なお、５１２＊４８４の画素より成る２値
画像フレームを、そのまま処理する場合は、画素数に応
じて必要となる処理時間が大きくなるが、この場合も２
フレ−ム相当の時間で、１フレ−ムのラベリング処理を
行うことができる。なお、２０ＭＨｚの基本クロックに
同期して処理を行うようにしてもよく、この場合は画像
を圧縮することなく、１フレ−ム相当の時間で、１フレ
−ムのラベリング処理を行うことができる。

【００３９】以下、各部の詳細について説明する。

【００４０】図９に、仮ラベル処理部８０１の構成を、
ＫＲＡＭ８０２と共に示す。なお、以下では、値１の画
素を領域画素、値０の画素を背景画素として説明する。

【００４１】図示するように仮ラベル処理部８０１は、
入力画素を１クロック遅延する遅延回路Ｚ−１（９０
１）、１ライン相当クロック遅延する遅延回路Ｚ−Ｌ９
０２、デコ−ダ９０３を有している。

【００４２】デコ−ダ９０３には、前記１０ＭＨＺのク
ロックに同期して、１フレ−ム分の画素が、１クロック
毎に１画素ずつラスタ順に入力される。ステ−ジＳ０中
に１フレ−ム分の画素は全て入力される。また、デコ−
ダ９０３には、これと同時に、遅延回路９０１、９０２
により入力画素を遅延した画素が入力される。結果、デ
コ−ダには、図３のＰ、Ｐ０、Ｐ１が同時に入力される
ことになる。デコ−ダ９０３は、同時に入力される３つ
の画素の値の組み合わせに応じて、Ｃ０〜Ｃ４の出力値
を定める。図１０に、この組み合わせとＣ０〜Ｃ４の出
力値の対応を示す。図示するように、デコ−ダ９０３
は、Ｐが背景画素であればＣ４を出力し、Ｐが領域画素
でＰ０，Ｐ１のいずれも背景画素であればＣ３を出力
し、Ｐが領域画素でＰ１が領域画素であればＣ２をを出
力し、Ｐが領域画素でＰ０が領域画素であればＣ１を出
力し、Ｐが領域画素でＰ０，Ｐ１のいずれも領域画素で
あればＣ０を出力する。

【００４３】また、仮ラベル処理部８０１は、ＫＲＡＭ
８０２のリ−ドアドレスを基準クロックに同期して発生
するカウンタであるＲＣＮＴ９０４と、ライトアドレス
を基準クロックに同期して発生するカウンタであるＷＣ
ＮＴ９０５と、ステ−ジＳ０でＷＣＮＴ９０５のカウン
ト値を、ステ−ジＳ３でＲＣＮＴ９０４のカウント値を
出力するアドレスセレクタ９０６と、データとして、Ｋ
ＲＡＭ８０２に与えた仮ラベル値を１クロック遅延し、
Ｇ（Ｐ１）を生成する遅延回路９０８、ＫＲＡＭ８０２
に与えた仮ラベル値を１ライン分（２５６クロック）遅
延したデータＧ（Ｐ０）を生成する遅延回路９０９、新
たな仮ラベル値であるラベルデータＮＬを生成するラベ
ルカウンタ９１０、背景画素用の仮ラベル値０を作成す
るデータ作成部９１２、ＫＲＡＭ８０２に書き込む仮ラ
ベル値Ｇ（Ｐ）を、Ｇ（Ｐ０），Ｇ（Ｐ１），ＮＬ，０
のうちから決定するデータセレクタ９０７を有してい
る。なお、ここで、Ｇ（ｘ）は、画素ｘの仮ラベル値を
示すものとする。ラベルカウンタ９１０は、Ｃ３が出力
されたときに１カウントアップするカウンタである。

【００４４】さて、ステ−ジＳ０において、ＷＣＮＴ９
０２が順次発生するＫＲＡＭ８０２のアドレスには、デ
ータセレクタ９０７により選択された値が仮ラベル値と
して書き込まれる。データセレクタ９０７はデコ−ダ９
０３の出力Ｃ０〜Ｃ４とＧ（Ｐ０）とＧ（Ｐ１）の値に
応じて、Ｇ（Ｐ０），Ｇ（Ｐ１），ＮＬ，０のうちの一
つをＧ（Ｐ）として選択する。ここで、Ｃ０〜Ｃ４、Ｇ
（Ｐ０）、Ｇ（Ｐ１）の値とデータセレクタ９０７の選
択する値の対応を図１１に示す。この対応は、前述した
仮ラベリング処理の仮ラベルの決定に対応している。

【００４５】これにより、ステ−ジＳ０において、仮ラ
ベル画像がＫＲＡＭ８０２に書き込まれたことになる。

【００４６】次に、図１２に、テ−ブル操作部８０３の
構成をＴＲＡＭ８０４と共に示す。ただし、図１２で
は、理解を容易にするために４つのＴＲＡＭ８０４をま
とめて一つとして示した。実際は、ＴＲＡＭ８０４は４
個の５１２ＢｙｔｅのＲＡＭより構成されており、それ
ぞれ、仮ラベル値のエントリを、分担して記憶する。す
なわち、ＴＲＡＭ０は、ラベル０〜５１１を、ＴＲＡＭ
１はラベル５１２〜１０２３を、ＴＲＡＭ２はラベル１
０２４〜１５３５を、ＴＲＡＭ３は、ラベル１５３６〜
２０４７を記憶する。また、ＴＲＡＭの切り替えは、そ
のアドレスの上位２ビットによって制御されるようにな
っている。

【００４７】図示するように、テ−ブル操作処理部８０
３は、ステ−ジＳ０において、デコ−ダ９０３の出力Ｃ
０〜Ｃ４とＧ（Ｐ０）とＧ（Ｐ１）の値に応じて、Ｇ
（Ｐ０），Ｇ（Ｐ１），ＮＬ，０のうちの一つをＴＲＡ
Ｍ８０４のアドレスとして出力するアドレスセレクタ１
００１と、ステ−ジＳ０において、出力Ｃ０〜Ｃ４とＧ
（Ｐ０）とＧ（Ｐ１）の値に応じて、Ｇ（Ｐ０），Ｇ
（Ｐ１），ＮＬ，０のうちの一つをＴＲＡＭ８０４に書
き込む結合ラベル値として選択するデータセレクタ１
（１００２）を有している。なお、データセレクタ２
（１００３）は、ステ−ジＳ０において、データセレク
タ１（１００２）の出力を選択する。

【００４８】このような構成において、ステ−ジＳ０に
おいて、アドレスセレクタ１００１と、データセレクタ
１（１００２）は、図１３に示すように、出力Ｃ０〜Ｃ
４とＧ（Ｐ０）とＧ（Ｐ１）の値に応じて、Ｇ（Ｐ
０），Ｇ（Ｐ１），ＮＬ，０を、ＴＲＡＭ８０４のアド
レスおよびデータとして選択する。

【００４９】ここで、Ｃ０の場合は、Ｐが領域画素でＰ
０，Ｐ１のいずれも領域画素でかつＰ０とＰ１の仮ラベ
ル値が等しくない場合であるので、前述したように、Ｐ
０とＰ１の仮ラベル値の小さい方の仮ラベル値を、仮ラ
ベル値の大きい方結合ラベルとして登録する必要があ
る。このため、Ｃ０の場合は、Ｇ（Ｐ０）とＧ（Ｐ１）
の比較を行うなお、このような構成において、仮ラベル
値ｘのエントリとは、アドレスｘのエントリに相当す
る。

【００５０】図１３に示す対応は、前述した仮ラベリン
グ処理の結合テ−ブルへの登録に対応しているので、以
上の処理により、ステ−ジＳ０において、結合テ−ブル
が、ＴＲＡＭ８０４上に作成されたことになる。

【００５１】ここで、ここまで説明したステ−ジＳ０の
仮ラベル処理部８０１と、テ−ブル操作処理部８０３の
動作を、以下に論理的にまとめておく。ただし、Ｔ
（ｘ）は、仮ラベル値ｘのエントリに登録される結合ラ
ベル値を示す。

【００５２】ラベルカウンタ（１１ｂｉｔ）９１０の初
期値を１にしておく Ｐ＝０ならばＧ（Ｐ）＝０ （Ｃ４） Ｐ＝１＆Ｐ０＝０＆Ｐ１＝０ （Ｃ３） ならばＧ（Ｐ）＝ＮＬ Ｔ（ＮＬ）＝ＮＬ ＮＬ＝ＮＬ＋１ Ｐ＝１＆Ｐ０＝０＆Ｐ１＝１ （Ｃ２） ならばＧ（Ｐ）＝Ｇ（Ｐ１） Ｐ＝１＆Ｐ０＝１＆Ｐ１＝０ （Ｃ１） ならばＧ（Ｐ）＝Ｇ（Ｐ０） Ｐ＝１＆Ｐ０＝１＆Ｐ１＝１＆Ｇ（Ｐ０）≦Ｇ（Ｐ１）
（Ｃ０） ならばＧ（Ｐ）＝Ｇ（Ｐ０） Ｔ（Ｇ（Ｐ１））＝Ｇ（Ｐ０） Ｐ＝１＆Ｐ０＝１＆Ｐ１＝１＆Ｇ（Ｐ０）＞Ｇ（Ｐ１）
（Ｃ０） ならばＧ（Ｐ）＝Ｇ（Ｐ１） Ｔ（Ｇ（Ｐ０））＝Ｇ（Ｐ１） さて、テーブル操作部８０３は、また、ステ−ジＳ１に
おいてアドレスを作成する９ビットカウンタ１（１００
４）と９ビットカウンタ２（１００５）、データラッチ
用ＤタイプフリップフロップＤ−ＦＦ（９ｂｉｔ）１０
０７、データ比較用コンパレータ（９ｂｉｔ）１００６
を有している。

【００５３】ここで、図１２には、理解を容易にするた
めに一つのＴＲＡＭについての部位のみ示したが、実際
は、データセレクタ２（１００３）、データラッチ用Ｄ
タイプフリップフロップ１００７、データ比較用コンパ
レータ１００６は、４つのＴＲＡＭのそれぞれ毎に設け
られており、ステ−ジＳ１において、対応するＴＲＡＭ
について以下の動作を並行して実行する。

【００５４】すなわち、ステ−ジＳ１においては、アド
レスセレクタ１００１が、カウンタ２（１００５）の出
力を４つのＴＲＡＭのアドレスとして選択するように設
定する。次に、カウンタ１（１００４）を５１１に設定
し、カウンタ１の値をカウンタ２にロードする。このと
きカウンタ２にロードした値が、操作テ−ブルの着目す
る仮ラベル値に相当する。そして、４つのＴＲＡＭのカ
ウンタ２にロードした値のアドレスより、Ｄ−ＦＦ４０
０７に結合ラベル値を読みだす。これが着目する仮ラベ
ル値に対応する結合ラベル値に相当する。次に、カウン
タ２を一つずつデクリメントする。そして、カウンタ２
（１００５）の値とＤ−ＦＦ１００７の値をデータ比較
用コンパレータ１００６で比較し、これが等しければ、
カウンタ２の値をアドレスとして読みだしたＴＲＡＭ８
０４のデータをＤ−ＦＦ１００７に書き込む。この操作
は、着目した仮ラベルの結合ラベルと、着目した仮ラベ
ルより小さな仮ラベルを比較し、一致した結合ラベルを
保存する操作に相当する。

【００５５】以下、カウンタ２（１００５）の値が１に
なるまで、同じ処理を繰り返せば、Ｄ−ＦＦ１００７に
着目した仮ラベルの本ラベルが格納されていることにな
るので、カウンタ２（１００５）の値が１になったらカ
ウンタ１の値を再度カウンタ２にロードし、Ｄ−ＦＦ１
００７の値を、カウンタ２（１００５）の値をアドレス
としてＴＲＡＭに書き込む。これにより、着目した仮ラ
ベルのエントリに本ラベルが格納されることになる。

【００５６】以上の処理が済んだら、以下カウンタ１
（１００４）が１になるまで、カウンタ１（１００４）
を１ずつデクリメントし、以上の処理を繰り返す。これ
により、値の大きな仮ラベルより順次、着目する仮ラベ
ル値の本ラベルを決定することができる。

【００５７】なお、このような処理を、４つのＴＲＡＭ
それぞれについて並列に行うことにより、１つのＴＲＡ
Ｍと同じ処理時間で処理できる。また、複雑な対象をラ
ベリングする場合に仮ラベルの数が多くなっても、必要
な数だけ、ＴＲＡＭ、データセレクタ２、データラッチ
用フリップフロップおよびデータ比較用コンパレ−タを
増やせば、同じ処理時間で処理を行うことができる。

【００５８】次に、本ラベル処理部８０５について説明
する。

【００５９】図１４には、本ラベリル処理部８０５の構
成を、ＬＲＡＭ８０９と共に示す。

【００６０】本ラベル処理部８０５は、４つのＴＲＡＭ
８０４から出力された４つの本ラベルのうちの一つを、
ＫＲＡＭ８０２から読みだした仮ラベル値の上位２ビッ
トに応じて切り替えるセレクタ１１０１を有している。

【００６１】以下、ステ−ジＳ３における本ラベリング
部８０５を中心とした動作を説明する。

【００６２】ステ−ジＳ３では、ＫＲＡＭ８０２に格納
された仮ラベル画像Ｇと、ＴＲＡＭ８０４上に作成され
たテーブルＴを用いて、ＬＲＡＭ８０９上に本ラベル画
像Ｈを作成する。この変換の基本形は次の式になる。

【００６３】Ｈ（Ｐ）＝Ｔ（Ｇ（Ｐ）） つまり仮ラベルの値が示す（１１ｂｉｔ）テーブルの内
容（９ｂｉｔ×４）を本ラベルの値（１１ｂｉｔ）とす
ることによって実現させる。

【００６４】さて、ステ−ジＳ３では、仮ラベル部８０
１のＲＣＮＴ９０４のカウント値を読みだしアドレスと
してＫＲＡＭ８０２に与え、各画素に与えた仮ラベルを
本ラベルに変換する。そして、変換した本ラベルをＲＣ
ＮＴ９０４のカウント値を書き込みアドレスとしてＴＲ
ＡＭに書き込む。ここで、変換に用いるＴＲＡＭはＫＲ
ＡＭ８０２から読みだした仮ラベル値の上位２ビットに
より切り替えられる。ＬＲＡＭ８０９には、本ラベルの
他、画素データ１ｂｉｔ（たとえば、背景：０、領域：
１）を付加して記憶するようにするのがよい。

【００６５】

【発明の効果】以上のように、本発明によれば、実用的
サイズのハ−ドウェアロジック回路でラベリング処理を
実現したラベリング装置を提供することができる。

【００６６】また、リアルタイムなラベリング処理に好
適な画像のラベリング方法を提供することができる。

【図面の簡単な説明】

【図１】４−連結のようすを示した説明図である。

【図２】ラベリング処理画像を示す説明図である。

【図３】本発明の実施例に係る仮ラベリング処理に用い
る画素の関係を示す説明図である。

【図４】本発明の実施例に係る仮ラベリング処理で得ら
れる仮ラベル画像を示す説明図である。

【図５】本発明の実施例に係る仮ラベリング処理で得ら
れる結合テ−ブルを示す説明図である。

【図６】本発明の実施例に係るテ−ブル操作処理で得ら
れるテ−ブルを示す説明図である。

【図７】本発明の実施例に係る本ラベリング処理で得ら
れる本ラベル画像を示す説明図である。

【図８】本発明の実施例に係るラベリング装置の構成を
示すブロック図である。

【図９】本発明の実施例に係る仮ラベル処理部の構成を
示すブロック図である。

【図１０】本発明の実施例に係る仮ラベル処理部のデコ
−ダの動作を示す説明図である。

【図１１】本発明の実施例に係る仮ラベル処理部によっ
てＫＲＡＭに書き込まれるデータをまとめた説明図であ
る。

【図１２】本発明の実施例に係るテ−ブル操作部の構成
を示すブロック図である。

【図１３】本発明の実施例に係るテ−ブル操作部によっ
てＴＲＡＭに書き込まれるデータとアドレスをまとめた
説明図である。

【図１４】本発明の実施例に係る本ラベル処理部の構成
を示すブロック図である。

【符号の説明】

８０１ 仮ラベル処理部８０１ ８０２ ＫＲＡＭ８０２ ８０３ テ−ブル操作部８０３ ８０４ ＴＲＡＭ ８０５ 本ラベル処理部 ８０６ ＬＲＡＭ

Claims (4)

【特許請求の範囲】
1. 【請求項１】入力２値画像を構成する複数の画素にラス
   タ順に順次着目し、着目した各画素について、当該着目
   した画素に隣接する画素であって、過去に着目した画素
   との連結関係を調べ、連結する画素が存在しない場合に
   は、既の他の画素に付した仮ラベルより大きな値の仮ラ
   ベルを着目する画素に付し、連結する画素が一つ存在す
   る場合には当該連結する画素に付されている仮ラベルと
   同じ値の仮ラベルを着目する画素に付し、連結する画素
   が複数存在する場合には連結する複数の画素に付されて
   いる複数の仮ラベルのうち最小の値の仮ラベルと同じ仮
   ラベルを着目する画素に付すと共に前記複数の仮ラベル
   のうち最小の値の仮ラベル以外の仮ラベルの値と前記最
   小の値の仮ラベルの値とを対応付けて記憶するステップ
   と、 最も値の大きな仮ラベルより順次、各仮ラベルに、当該
   仮ラベルの値と直接的もしくは他の仮ラベルの値を介し
   て間接的に対応付けられている最小の仮ラベルの値と同
   じ値の本ラベルを割り当てるステップと、 各画素に付された仮ラベルのうち、本ラベルを割り当て
   られた仮ラベルを、当該仮ラベルに割り当てられた値の
   本ラベルに更新するステップとを有することを特徴とす
   るラベリング方法。
2. 【請求項２】ラスタ順に順次入力する画素を１ライン分
   遅延する遅延回路と、入力する画素を１画素分遅延する
   遅延回路と、１ライン分遅延した画素と１画素分遅延し
   た画素と入力する画素の値の順列に従った値を出力する
   デコ−ダと、 各画素に付した仮ラベル画像を記憶する仮ラベル画像メ
   モリと、 画素に付した仮ラベルを１ライン分遅延する遅延回路
   と、画素に付した仮ラベルを１画素分遅延する遅延回路
   と、既に他の画素に付した仮ラベルより値の大きな仮ラ
   ベルを新たに生成するカウンタと、前記デコ−ダの出力
   する値に応じて、１ライン分遅延された仮ラベルと１画
   素分遅延された仮ラベルと新たに生成された仮ラベルの
   うちの、いづれか一つを入力する画素に付す仮ラベルと
   して選択して前記仮ラベル画像メモリの前記入力する画
   素に対応するアドレスに記憶する手段と、 各仮ラベルに対応するアドレスを有する結合テ−ブルメ
   モリと、 前記デコ−ダの値と、１ライン分遅延した画素の値と１
   画素分遅延した画素の値に応じて、前記結合テ−ブルメ
   モリの入力する画素に付した仮ラベルの値をアドレスと
   して結合テ−ブルメモリに、１ライン分遅延された仮ラ
   ベルと１画素分遅延された仮ラベルと新たに生成された
   仮ラベルのうちの、いづれか一つを結合ラベルとして書
   き込む手段と、 前記結合ラベルを格納するラッチと、 前記結合テ−ブルの最も値の大きな仮ラベルに対応する
   アドレスに初期設定される第１のカウンタと、前記第１
   のカウンタの生成する各アドレスについて、前記第１の
   カウンタの生成するアドレスより最も値の小さなアドレ
   スまで順次アドレスを生成する第２のカウンタと、 前記結合ラベルテ−ブルの前記第２のカウンタの生成す
   る各アドレスより結合ラベルを読みだす手段と、前記第
   １のカウンタの生成する各アドレスについて前記第２の
   カウンタが初めに生成したアドレスより読みだした結合
   ラベルを前記ラッチに記憶する手段と、前記第２のカウ
   ンタの生成したアドレスの値とラッチされている結合ラ
   ベルの値が等しい場合に、前記ラッチに格納されている
   結合ラベルを当該アドレスより読みだされた結合ラベル
   に更新する手段と、前記第２のカウンタが最も値の小さ
   なアドレスの生成を終了したら、前記ラッチに格納され
   ている結合ラベルを本ラベルとして前記結合ラベルテ−
   ブルの、前記第１のカウンタの生成しているアドレスに
   書き込む本ラベル処理手段と、 前記ラッチに格納されている結合ラベルを本ラベルとす
   る前記結合ラベルテ−ブルへの書き込みが終了したら、
   前記第１のカウンタを１デクリメントさせる手段と、 本ラベル画像を記憶する本ラベル画像メモリと、 前記仮ラベル画像メモリより順次仮ラベルを読みだす手
   段と、読みだした仮ラベルをアドレスとして前記結合ラ
   ベルテ−ブルより本ラベルを読みだす手段と、読みだし
   た本ラベルと、対応する仮ラベルを読みだした前記仮ラ
   ベル画像メモリのアドレスに対応する前記本ラベル画像
   メモリのアドレスに書き込む手段とを有することを特徴
   とするラベリング装置。
3. 【請求項３】請求項２記載のラベリング装置であって、 前記入力画像は、カメラより取り込んだ画像の画素数
   を、より少ない数に変換した画像であることを特徴とす
   るラベリング装置。
4. 【請求項４】請求項２または３記載のラベリング装置で
   あって、 それぞれ異なる範囲の仮ラベルに対応して設けられた、
   複数の、前記結合テ−ブルと前記ラッチと前記本ラベル
   処理手段との組を有し、 各組の本ラベル処理手段は、並列に動作可能であること
   を特徴とするラベリング装置。