JPH0697594A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0697594A JPH0697594A JP27358892A JP27358892A JPH0697594A JP H0697594 A JPH0697594 A JP H0697594A JP 27358892 A JP27358892 A JP 27358892A JP 27358892 A JP27358892 A JP 27358892A JP H0697594 A JPH0697594 A JP H0697594A
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Abstract
(57)【要約】
【目的】 ダブルチャネル構造の半導体レーザにおい
て、結晶表面の平坦な素子を得る。 【構成】 ダブルチャネル１０両脇のＮ−ＩｎＰ電流ブ
ロック層７が薄くなる領域にプロトンのイオン注入を行
いイオン注入領域９を設けて該領域を高抵抗化する。 【効果】 結晶表面が平坦になるため、高精度の加工が
できるだけでなく、放熱性も改善される。
て、結晶表面の平坦な素子を得る。 【構成】 ダブルチャネル１０両脇のＮ−ＩｎＰ電流ブ
ロック層７が薄くなる領域にプロトンのイオン注入を行
いイオン注入領域９を設けて該領域を高抵抗化する。 【効果】 結晶表面が平坦になるため、高精度の加工が
できるだけでなく、放熱性も改善される。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特にダブルチャネルを有する半導体レー
ザの構造及びその製造方法に関するものである。
造方法に関し、特にダブルチャネルを有する半導体レー
ザの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】図５は従来のダブルチャネルを有するＤ
Ｃ−ＰＢＨ（Double Channel-PlannerBurried Heterost
ructure)構造の半導体レーザを示す断面図である。図に
おいて、１はｎ−ＩｎＰ基板、２はこのｎ−ＩｎＰ基板
１上に形成されたｎ−ＩｎＰ下クラッド層、３はこのｎ
−ＩｎＰ下クラッド層２及びｐ−ＩｎＰ上クラッド層４
間に形成されたＩｎＧａＡｓＰ活性層である。また、
６，７は上記活性層３及びクラッド層２，４を挟むよう
に形成されたｐ−ＩｎＰ電流ブロック層，ｎ−ＩｎＰ電
流ブロック層であり、電流狭窄構造を実現するものとな
っている。５は上記クラッド層７，電流ブロック層６を
覆うｐ−ＩｎＧａＡｓＰキャップ層である。
Ｃ−ＰＢＨ（Double Channel-PlannerBurried Heterost
ructure)構造の半導体レーザを示す断面図である。図に
おいて、１はｎ−ＩｎＰ基板、２はこのｎ−ＩｎＰ基板
１上に形成されたｎ−ＩｎＰ下クラッド層、３はこのｎ
−ＩｎＰ下クラッド層２及びｐ−ＩｎＰ上クラッド層４
間に形成されたＩｎＧａＡｓＰ活性層である。また、
６，７は上記活性層３及びクラッド層２，４を挟むよう
に形成されたｐ−ＩｎＰ電流ブロック層，ｎ−ＩｎＰ電
流ブロック層であり、電流狭窄構造を実現するものとな
っている。５は上記クラッド層７，電流ブロック層６を
覆うｐ−ＩｎＧａＡｓＰキャップ層である。
【０００３】次に製造方法について説明する。ｎ−Ｉｎ
Ｐ基板１上に有機金属気相成長（ＭＯＣＶＤ）法によ
り、ｎ−ＩｎＰ下クラッド層２，ＩｎＧａＡｓＰ活性層
３，ｐ−ＩｎＰ上クラッド層４を順次成長する（図５
(a) ）。
Ｐ基板１上に有機金属気相成長（ＭＯＣＶＤ）法によ
り、ｎ−ＩｎＰ下クラッド層２，ＩｎＧａＡｓＰ活性層
３，ｐ−ＩｎＰ上クラッド層４を順次成長する（図５
(a) ）。
【０００４】次にＢｒ−メタノール溶液をエッチャント
として用い、レジスト８をマスクとして、レーザ構造を
貫通して基板１に達する幅１０μm ，深さ４μm 程度の
２つの溝１０ａ，１０ｂからなるダブルチャネル１０を
形成する（図５ (b)）。
として用い、レジスト８をマスクとして、レーザ構造を
貫通して基板１に達する幅１０μm ，深さ４μm 程度の
２つの溝１０ａ，１０ｂからなるダブルチャネル１０を
形成する（図５ (b)）。
【０００５】次に上記レジスト８を除去した後、液相エ
ピタキシャル（ＬＰＥ）法により、ｐ−ＩｎＰ電流ブロ
ック層６ａ，ｎ−ＩｎＰ電流ブロック層７，ｐ−ＩｎＰ
電流ブロック層６ｂを順次成長し、最後にｐ−ＩｎＧａ
ＡｓＰキャップ層５を成長する（図５(c) ）。
ピタキシャル（ＬＰＥ）法により、ｐ−ＩｎＰ電流ブロ
ック層６ａ，ｎ−ＩｎＰ電流ブロック層７，ｐ−ＩｎＰ
電流ブロック層６ｂを順次成長し、最後にｐ−ＩｎＧａ
ＡｓＰキャップ層５を成長する（図５(c) ）。
【０００６】ここでダブルチャネル１０のために段差が
生じ、液相成長時にｎ−ＩｎＰ電流ブロック層７がダブ
ルチャネル１０の両脇で途切れたり、その膜厚が非常に
薄くなることがある。このｎ−ＩｎＰ７が途切れると、
そこはリーク電流の経路となり、電流狭窄構造としての
機能が十分に作用せず、半導体レーザの特性が著しく低
下することとなるため、通常はダブルチャネル１０の両
脇をエッチングにより除去して図５ (d)に示すような構
造としている。
生じ、液相成長時にｎ−ＩｎＰ電流ブロック層７がダブ
ルチャネル１０の両脇で途切れたり、その膜厚が非常に
薄くなることがある。このｎ−ＩｎＰ７が途切れると、
そこはリーク電流の経路となり、電流狭窄構造としての
機能が十分に作用せず、半導体レーザの特性が著しく低
下することとなるため、通常はダブルチャネル１０の両
脇をエッチングにより除去して図５ (d)に示すような構
造としている。
【０００７】
【発明が解決しようとする課題】従来のＤＣ−ＰＢＨ構
造の半導体レーザは以上のように構成及び製造されてお
り、ダブルチャネルの両脇をエッチングにより除去して
いるため、結晶表面に凹凸が生じ、後に電極を形成する
際のフォトリソグラフィー工程において露光焦点がずれ
たりして高精度の加工が困難になったり、高出力動作時
に放熱性が悪くなるなどの問題点があった。
造の半導体レーザは以上のように構成及び製造されてお
り、ダブルチャネルの両脇をエッチングにより除去して
いるため、結晶表面に凹凸が生じ、後に電極を形成する
際のフォトリソグラフィー工程において露光焦点がずれ
たりして高精度の加工が困難になったり、高出力動作時
に放熱性が悪くなるなどの問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、電流ブロック層がダブルチャネ
ルの両脇で途切れない、あるいは途切れてもリーク電流
が生じないようにすることで、ダブルチャネルの両脇の
エッチングを不要とすることができる半導体装置及びこ
れに適した製造方法を得ることを目的とする。
ためになされたもので、電流ブロック層がダブルチャネ
ルの両脇で途切れない、あるいは途切れてもリーク電流
が生じないようにすることで、ダブルチャネルの両脇の
エッチングを不要とすることができる半導体装置及びこ
れに適した製造方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置及びその製造方法は、電流ブロック層の埋込み成長終
了後に、ブロック層の途切れる可能性のある領域をイオ
ン注入により高抵抗化したり、また、ダブルチャネルを
構成する溝の形状を変えることで埋込み成長時のダブル
チャネル両脇で電流ブロック層の膜厚を増大させるよう
にしたものである。
置及びその製造方法は、電流ブロック層の埋込み成長終
了後に、ブロック層の途切れる可能性のある領域をイオ
ン注入により高抵抗化したり、また、ダブルチャネルを
構成する溝の形状を変えることで埋込み成長時のダブル
チャネル両脇で電流ブロック層の膜厚を増大させるよう
にしたものである。
【００１０】
【作用】この発明においては、ブロック層の途切れる可
能性のある領域をイオン注入により高抵抗化したり、ま
た、ダブルチャネルを構成する溝の形状を変えることで
埋込み成長時のダブルチャネル両脇で電流ブロック層の
膜厚を増大させるようにしたから、電流ブロック層とし
ての機能を維持することができ、ダブルチャネルの両脇
をエッチングで除去する必要がなくなる。
能性のある領域をイオン注入により高抵抗化したり、ま
た、ダブルチャネルを構成する溝の形状を変えることで
埋込み成長時のダブルチャネル両脇で電流ブロック層の
膜厚を増大させるようにしたから、電流ブロック層とし
ての機能を維持することができ、ダブルチャネルの両脇
をエッチングで除去する必要がなくなる。
【００１１】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１は本発明の第１の実施例によるＤＣ−Ｐ
ＢＨ構造の半導体レーザの製造工程を示す図であり、図
５と同一符号は同一または相当部分を示し、９はプロト
ンをイオンに注入して形成された高抵抗領域を示す。
る。 実施例１．図１は本発明の第１の実施例によるＤＣ−Ｐ
ＢＨ構造の半導体レーザの製造工程を示す図であり、図
５と同一符号は同一または相当部分を示し、９はプロト
ンをイオンに注入して形成された高抵抗領域を示す。
【００１２】次に製造方法について説明する。従来と同
様にして、ｎ−ＩｎＰ基板１上に有機金属気相成長（Ｍ
ＯＣＶＤ）法により、ｎ−ＩｎＰ下クラッド層２，Ｉｎ
ＧａＡｓＰ活性層３，ｐ−ＩｎＰ上クラッド層４を順次
成長した後、レジスト８をマスクとしてＢｒ−メタノー
ル溶液により、これらｎ−ＩｎＰ下クラッド層２，Ｉｎ
ＧａＡｓＰ活性層３，ｐ−ＩｎＰ上クラッド層４を貫通
して基板１に達する幅１０μm ，深さ４μm 程度の溝１
０ａ，１０ｂからなるダブルチャネル１０を形成する
（図１(a) ）。
様にして、ｎ−ＩｎＰ基板１上に有機金属気相成長（Ｍ
ＯＣＶＤ）法により、ｎ−ＩｎＰ下クラッド層２，Ｉｎ
ＧａＡｓＰ活性層３，ｐ−ＩｎＰ上クラッド層４を順次
成長した後、レジスト８をマスクとしてＢｒ−メタノー
ル溶液により、これらｎ−ＩｎＰ下クラッド層２，Ｉｎ
ＧａＡｓＰ活性層３，ｐ−ＩｎＰ上クラッド層４を貫通
して基板１に達する幅１０μm ，深さ４μm 程度の溝１
０ａ，１０ｂからなるダブルチャネル１０を形成する
（図１(a) ）。
【００１３】次に上記レジスト８を除去した後、液相エ
ピタキシャル（ＬＰＥ）法により、ｐ−ＩｎＰ６ａ，ｎ
−ＩｎＰ７，ｐ−ＩｎＰ６ｂからなる電流ブロック層を
成長し、最後にｐ−ＩｎＧａＡｓＰキャップ層５を成長
する（図１(b) ）。次にｎ−ＩｎＰ電流ブロック層７の
膜厚が薄くなるダブルチャネル１０の両脇にプロトンの
イオン注入を行い高抵抗領域９を設ける。（図１(c)
）。
ピタキシャル（ＬＰＥ）法により、ｐ−ＩｎＰ６ａ，ｎ
−ＩｎＰ７，ｐ−ＩｎＰ６ｂからなる電流ブロック層を
成長し、最後にｐ−ＩｎＧａＡｓＰキャップ層５を成長
する（図１(b) ）。次にｎ−ＩｎＰ電流ブロック層７の
膜厚が薄くなるダブルチャネル１０の両脇にプロトンの
イオン注入を行い高抵抗領域９を設ける。（図１(c)
）。
【００１４】このように本実施例によれば、電流ブロッ
ク層６，７をダブルチャネル１０に埋め込み形成した
後、電流ブロック層６，７の段差部の電流ブロック層７
の膜厚が薄くなっている領域にプロトンを注入してイオ
ン注入領域９を設け、該領域を高抵抗化するようにした
から、ダブルチャネル１０の両脇でｎ−ＩｎＰ電流ブロ
ック層７が途切れても、該領域近傍が高抵抗化されてい
るため電流のリークが起こらず、従って従来のようにダ
ブルチャネル両側をエッチングにより除去する必要がな
くなり、結晶表面が平坦で精度の高い加工ができ、また
高出力動作時の放熱性も改善される。
ク層６，７をダブルチャネル１０に埋め込み形成した
後、電流ブロック層６，７の段差部の電流ブロック層７
の膜厚が薄くなっている領域にプロトンを注入してイオ
ン注入領域９を設け、該領域を高抵抗化するようにした
から、ダブルチャネル１０の両脇でｎ−ＩｎＰ電流ブロ
ック層７が途切れても、該領域近傍が高抵抗化されてい
るため電流のリークが起こらず、従って従来のようにダ
ブルチャネル両側をエッチングにより除去する必要がな
くなり、結晶表面が平坦で精度の高い加工ができ、また
高出力動作時の放熱性も改善される。
【００１５】実施例２．次に本発明の第２の実施例によ
る半導体装置の製造方法を図２に基づいて説明する。こ
の実施例では、ダブルチャネル１０を構成する溝１０
ａ，１０ｂの段差部の形状を変えることにより、電流ブ
ロック層形成時の膜厚を増大させるようにしたものであ
る。すなわち１１ａ，１１ｂは、溝１０ａ，１０ｂの、
活性領域が形成された側と反対側の上端部分に形成され
た緩慢な傾斜面であり、これにより溝１０ａ，１０ｂの
段差部の形状が滑らかな湾曲形状となり、電流ブロック
層形成時の段差を軽減している。
る半導体装置の製造方法を図２に基づいて説明する。こ
の実施例では、ダブルチャネル１０を構成する溝１０
ａ，１０ｂの段差部の形状を変えることにより、電流ブ
ロック層形成時の膜厚を増大させるようにしたものであ
る。すなわち１１ａ，１１ｂは、溝１０ａ，１０ｂの、
活性領域が形成された側と反対側の上端部分に形成され
た緩慢な傾斜面であり、これにより溝１０ａ，１０ｂの
段差部の形状が滑らかな湾曲形状となり、電流ブロック
層形成時の段差を軽減している。
【００１６】次に製造方法について説明する。上記第１
の実施例と同様にして、ダブルチャネル１０の形成を行
った後、活性領域となるメサの部分以外のマスク８を除
去し、Ｂｒ−メタノール液でライトエッチングを行う。
このライトエッチングにより、ダブルチャネル１０を構
成する溝１０ａ，１０ｂの角がとれて緩慢な傾斜面１１
ａ，１１ｂとなる。（図２(a)）。
の実施例と同様にして、ダブルチャネル１０の形成を行
った後、活性領域となるメサの部分以外のマスク８を除
去し、Ｂｒ−メタノール液でライトエッチングを行う。
このライトエッチングにより、ダブルチャネル１０を構
成する溝１０ａ，１０ｂの角がとれて緩慢な傾斜面１１
ａ，１１ｂとなる。（図２(a)）。
【００１７】続いて上記第１の実施例と同様にして、ｐ
−ＩｎＰ６ａ，ｎ−ＩｎＰ７，ｐ−ＩｎＰ６ｂを液相成
長させて電流ブロックを埋め込み成長すると、ダブルチ
ャネル１０の角が取れているため、ｎ−ＩｎＰ電流ブロ
ック層７が途切れることなく結晶成長が行える。（図２
(b)）。このようにすることで上記実施例と同様の効果
を得ることができる。
−ＩｎＰ６ａ，ｎ−ＩｎＰ７，ｐ−ＩｎＰ６ｂを液相成
長させて電流ブロックを埋め込み成長すると、ダブルチ
ャネル１０の角が取れているため、ｎ−ＩｎＰ電流ブロ
ック層７が途切れることなく結晶成長が行える。（図２
(b)）。このようにすることで上記実施例と同様の効果
を得ることができる。
【００１８】実施例３．次に本発明の第３の実施例によ
る半導体装置の製造方法を図３に基づいて説明する。こ
の実施例では、ダブルチャネルの形状自体を変えて電流
ブロック層形成時の溝の段差を軽減するようにしたもの
である。すなわち１２ａ，１２ｂはそれぞれ溝１０ａ，
１０ｂに隣接し、かつ接続するように形成された第２の
溝であり、ダブルチャネル１０を構成する溝１０ａ，１
０ｂよりも深さの浅い形状を有している。
る半導体装置の製造方法を図３に基づいて説明する。こ
の実施例では、ダブルチャネルの形状自体を変えて電流
ブロック層形成時の溝の段差を軽減するようにしたもの
である。すなわち１２ａ，１２ｂはそれぞれ溝１０ａ，
１０ｂに隣接し、かつ接続するように形成された第２の
溝であり、ダブルチャネル１０を構成する溝１０ａ，１
０ｂよりも深さの浅い形状を有している。
【００１９】次に製造方法について説明する。上記各実
施例と同様にしてｎ−ＩｎＰ基板１上にｎ−ＩｎＰ下ク
ラッド層２，ＩｎＧａＡｓＰ活性層３，ｐ−ＩｎＰ上ク
ラッド層４をＭＯＣＶＤ法により成長する（図３(a)
）。
施例と同様にしてｎ−ＩｎＰ基板１上にｎ−ＩｎＰ下ク
ラッド層２，ＩｎＧａＡｓＰ活性層３，ｐ−ＩｎＰ上ク
ラッド層４をＭＯＣＶＤ法により成長する（図３(a)
）。
【００２０】次に図３ (b)に示すように、所定形状にパ
ターニングされたマスク８を設け、幅１０μm 深さ４μ
m 程度のダブルチャネル１０を形成するとともに、この
両脇に連続して、ダブルチャネル１０よりも深さの浅い
もう一つの溝１２ａ，１２ｂを形成する（図３(c) ）。
ターニングされたマスク８を設け、幅１０μm 深さ４μ
m 程度のダブルチャネル１０を形成するとともに、この
両脇に連続して、ダブルチャネル１０よりも深さの浅い
もう一つの溝１２ａ，１２ｂを形成する（図３(c) ）。
【００２１】次にレジスト８を除去した後、ｐ−ＩｎＰ
６ａ，ｎ−ＩｎＰ７，ｐ−ＩｎＰ６ｂからなる電流ブロ
ック層を成長すれば、溝１０ａ，１０ｂの両脇でｎ−Ｉ
ｎＰ電流ブロック層７が途切れることなく結晶成長でき
る（図３ (d)）。このようにすることで上記実施例と同
様の効果を奏することができる。
６ａ，ｎ−ＩｎＰ７，ｐ−ＩｎＰ６ｂからなる電流ブロ
ック層を成長すれば、溝１０ａ，１０ｂの両脇でｎ−Ｉ
ｎＰ電流ブロック層７が途切れることなく結晶成長でき
る（図３ (d)）。このようにすることで上記実施例と同
様の効果を奏することができる。
【００２２】実施例４．次に本発明の第４の実施例によ
る半導体装置の製造方法を図４に基づいて説明する。こ
の実施例ではダブルチャネル１０と接続する第２の溝を
形成するのに、一旦ダブルチャネル１０と隣接し、隔壁
を残した状態で第２の溝を形成した後、電流ブロック層
形成時にメルトバックさせて隔壁を取り除くようにした
ものである。
る半導体装置の製造方法を図４に基づいて説明する。こ
の実施例ではダブルチャネル１０と接続する第２の溝を
形成するのに、一旦ダブルチャネル１０と隣接し、隔壁
を残した状態で第２の溝を形成した後、電流ブロック層
形成時にメルトバックさせて隔壁を取り除くようにした
ものである。
【００２３】以下、この製造方法について説明する。上
記各実施例と同様にして、ｎ−ＩｎＰ基板１上にｎ−Ｉ
ｎＰ下クラッド層２，ＩｎＧａＡｓＰ活性層３，ｐ−Ｉ
ｎＰ上クラッド層４を順次結晶成長する（図４(a) ）。
記各実施例と同様にして、ｎ−ＩｎＰ基板１上にｎ−Ｉ
ｎＰ下クラッド層２，ＩｎＧａＡｓＰ活性層３，ｐ−Ｉ
ｎＰ上クラッド層４を順次結晶成長する（図４(a) ）。
【００２４】次に所定形状にパターニングされたマスク
８を用いてエッチングを行い、ダブルチャネル１０及
び、これの両脇に隣接し、ダブルチャネル０よりも深さ
の浅いもう１つの溝１３ａ，１３ｂを形成する（図４
(b)）。
８を用いてエッチングを行い、ダブルチャネル１０及
び、これの両脇に隣接し、ダブルチャネル０よりも深さ
の浅いもう１つの溝１３ａ，１３ｂを形成する（図４
(b)）。
【００２５】次にＬＰＥ法により、ｐ−ＩｎＰ６ａ，ｎ
−ＩｎＰ７，ｐ−ＩｎＰ６ｂからなる電流ブロック層を
成長させると同時に、２つの溝間１０ａ−１３ａ，１０
ｂ−１３ｂの境界部分をメルトバックさせて消滅させ、
隣接する溝間を接続させる（図４(c) ）。その結果、上
記第３の実施例と同様の形状となり、ｎ−ＩｎＰ電流ブ
ロック層７を途切れることなく成長することができる。
−ＩｎＰ７，ｐ−ＩｎＰ６ｂからなる電流ブロック層を
成長させると同時に、２つの溝間１０ａ−１３ａ，１０
ｂ−１３ｂの境界部分をメルトバックさせて消滅させ、
隣接する溝間を接続させる（図４(c) ）。その結果、上
記第３の実施例と同様の形状となり、ｎ−ＩｎＰ電流ブ
ロック層７を途切れることなく成長することができる。
【００２６】なお、上記各実施例ではｎ−ＩｎＰ基板を
用いる半導体レーザについて示したが、ｐ−ＩｎＰ基板
を用いる半導体レーザについても本発明を適用すること
で同様の効果が得られることは言うまでもない。
用いる半導体レーザについて示したが、ｐ−ＩｎＰ基板
を用いる半導体レーザについても本発明を適用すること
で同様の効果が得られることは言うまでもない。
【００２７】また、上記各実施例ではＩｎＧａＡｓＰ活
性層を有する半導体レーザについて示したが、活性層と
して多重量子井戸構造や歪超格子構造を有するレーザで
あっても構わない。また、反射器として回析格子を有す
る半導体レーザをに適用することもできる。
性層を有する半導体レーザについて示したが、活性層と
して多重量子井戸構造や歪超格子構造を有するレーザで
あっても構わない。また、反射器として回析格子を有す
る半導体レーザをに適用することもできる。
【００２８】
【発明の効果】以上のように、この発明によれば、ブロ
ック層の途切れる可能性のある領域をイオン注入により
高抵抗化するようにしたので、ｎ−ＩｎＰ電流ブロック
層が途切れても電流のリークを防止することができ、ま
たダブルチャネルを構成する溝の形状を変えることで埋
込み成長時のダブルチャネル両脇で電流ブロック層の膜
厚を増大させるようにしたから、ｎ−ＩｎＰ電流ブロッ
ク層が途切れないので、従来のようにダブルチャネルの
両脇をエッチングする必要がなく、従って、結晶表面の
凹凸がなくなり、ウエハプロセスでの加工精度が向上す
るだけでなく、高出力動作時の放熱性も向上するという
効果がある。
ック層の途切れる可能性のある領域をイオン注入により
高抵抗化するようにしたので、ｎ−ＩｎＰ電流ブロック
層が途切れても電流のリークを防止することができ、ま
たダブルチャネルを構成する溝の形状を変えることで埋
込み成長時のダブルチャネル両脇で電流ブロック層の膜
厚を増大させるようにしたから、ｎ−ＩｎＰ電流ブロッ
ク層が途切れないので、従来のようにダブルチャネルの
両脇をエッチングする必要がなく、従って、結晶表面の
凹凸がなくなり、ウエハプロセスでの加工精度が向上す
るだけでなく、高出力動作時の放熱性も向上するという
効果がある。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図２】本発明の第２の実施例による半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図３】本発明の第３の実施例による半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図４】本発明の第４の実施例による半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図５】従来の半導体装置の製造方法を示す工程断面
図。
図。
１ Ｎ−ＩｎＰ基板 ２ Ｎ−ＩｎＰ下クラッド層 ３ ＩｎＧａＡｓＰ活性層 ４ Ｐ−ＩｎＰ上クラッド層 ５ Ｐ−ＩｎＧａＡｓＰキャップ層 ６ Ｐ−ＩｎＰ電流ブロック層 ７ Ｎ−ＩｎＰ電流ブロック層 ８ レジスト ９ イオン注入領域 １０ ダブルチャネル １０ａ，１０ｂ 溝 １１ａ，１１ｂ 緩慢な傾斜面 １２ａ，１２ｂ 溝（第２の溝） １３ａ，１３ｂ 溝（第２の溝）
Claims (7)
- 【請求項１】 基板上の所定領域に形成された活性領域
と、該活性領域両側に溝を形成し、該溝内及びその周辺
にわたって複数の半導体層を積層してなる電流ブロック
層とを備えた半導体装置において、 上記電流ブロック層の段差部は高抵抗領域となっている
ことを特徴とする半導体装置。 - 【請求項２】 基板上の所定領域に形成された活性領域
と、該活性領域両側に溝を形成し、該溝内及びその周辺
にわたって複数の半導体層を積層してなる電流ブロック
層とを備えた半導体装置において、 上記電流ブロック層の段差部の形状を、滑らかな湾曲形
状としたことを特徴とする半導体装置。 - 【請求項３】 基板上の所定領域に形成された活性領域
と、該活性領域両側に溝を形成し、該溝内及びその周辺
にわたって複数の半導体層を積層してなる電流ブロック
層とを備えた半導体装置において、 上記活性領域両側に形成された溝は、 上記活性領域両側に形成された第１の溝部と、上記活性
領域が形成された領域とは反対の領域において上記第１
の溝部と接続し、かつ第１の溝部よりも深さの浅い第２
の溝部とから構成されていることを特徴とする半導体装
置。 - 【請求項４】 レーザ構造を含む基板上にマスクを設け
てエッチングを行い活性領域両側に溝を形成した後、該
溝内及びその周辺にわたって複数の半導体層を積層して
電流ブロック層を形成する工程を有する半導体装置の製
造方法において、 上記電流ブロック層の段差部にプロトンを注入して該領
域を高抵抗領域に変化させる工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 レーザ構造を含む基板上にマスクを設け
てエッチングを行い活性領域両側に溝を形成した後、該
溝内及びその周辺にわたって複数の半導体層を積層して
電流ブロック層を形成する工程を有する半導体装置の製
造方法において、 上記活性領域両側に溝を形成した後、活性領域上のみに
マスクを残存させてエッチングを行い、上記溝の段差部
の形状を滑らかな湾曲形状にする工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項６】 レーザ構造を含む基板上にマスクを設け
てエッチングを行い活性領域両側に溝を形成した後、該
溝内及びその周辺にわたって複数の半導体層を積層して
電流ブロック層を形成する工程を有する半導体装置の製
造方法において、 上記活性領域両側に第１の溝部を形成するとともに、該
溝部に接続し、該溝部よりも深さの浅い第２の溝部を形
成する工程と、 上記第１及び第２の溝部内に複数の半導体層を埋め込ん
で電流ブロック層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項７】 レーザ構造を含む基板上にマスクを設け
てエッチングを行い活性領域両側に溝を形成した後、該
溝内及びその周辺にわたって複数の半導体層を積層して
電流ブロック層を形成する工程を有する半導体装置の製
造方法において、 上記活性領域両側に第１の溝部を形成するとともに、該
溝部に隣接し、該溝部よりも深さの浅い第２の溝部を形
成する工程と、 上記第１及び第２の溝部内に複数の半導体層を積層して
電流ブロック層を成長させるとともに、上記第１及び第
２の溝部の隔壁を溶融消失させて上記第１及び第２の溝
部を接続する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27358892A JPH0697594A (ja) | 1992-09-16 | 1992-09-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27358892A JPH0697594A (ja) | 1992-09-16 | 1992-09-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697594A true JPH0697594A (ja) | 1994-04-08 |
Family
ID=17529888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27358892A Pending JPH0697594A (ja) | 1992-09-16 | 1992-09-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110581168A (zh) * | 2018-06-11 | 2019-12-17 | 爱思开海力士系统集成电路有限公司 | 高电压半导体器件及其制造方法 |
-
1992
- 1992-09-16 JP JP27358892A patent/JPH0697594A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110581168A (zh) * | 2018-06-11 | 2019-12-17 | 爱思开海力士系统集成电路有限公司 | 高电压半导体器件及其制造方法 |
| CN110581168B (zh) * | 2018-06-11 | 2024-01-23 | 爱思开海力士系统集成电路有限公司 | 高电压半导体器件及其制造方法 |
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