JPH09199788A - 埋め込みヘテロ構造半導体レーザ及びその製造方法 - Google Patents
埋め込みヘテロ構造半導体レーザ及びその製造方法Info
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- JPH09199788A JPH09199788A JP682796A JP682796A JPH09199788A JP H09199788 A JPH09199788 A JP H09199788A JP 682796 A JP682796 A JP 682796A JP 682796 A JP682796 A JP 682796A JP H09199788 A JPH09199788 A JP H09199788A
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Abstract
(57)【要約】 （修正有）
【課題】 クラッド層と電流ブロック層とを十分に分離
し，また反転層が活性層やクラッド層を浸食しないよう
に構成した高効率の埋め込みヘテロ構造半導体レーザを
提供する。 【解決手段】 ｐ型ＩｎＰ基板１上に，ｐ型ＩｎＰクラ
ッド層２，ＩｎＧａＡｓＰ活性層３，ｎ型ＩｎＰクラッ
ド層４を，更にＺｎ拡散防止用ノンドープＩｎＧａＡｓ
層，Ｚｎ拡散用ｐ型ＩｎＧａＡｓ層を順次成長させ，次
にストライプ状ＳｉＯ2 膜１０を形成し，これをマスク
にしてエッチングでメサを形成する。次にその両側にｐ
型ＩｎＰ埋め込み層５，ｎ型ＩｎＰ電流ブロック層６，
ｐ型ＩｎＰ電流ブロック層７を埋め込み成長させる。電
流ブロック層形成後，ＳｉＯ2 膜を除去し，次に選択性
エッチングでｐ型ＩｎＰ電流ブロック層７とｐ型クラッ
ド層４をエッチングせずにｐ型ＩｎＧａＡｓＰ層とノン
ドープＩｎＧａＡｓＰ層のみを除去して埋め込みヘテロ
構造半導体レーザを形成する。
し，また反転層が活性層やクラッド層を浸食しないよう
に構成した高効率の埋め込みヘテロ構造半導体レーザを
提供する。 【解決手段】 ｐ型ＩｎＰ基板１上に，ｐ型ＩｎＰクラ
ッド層２，ＩｎＧａＡｓＰ活性層３，ｎ型ＩｎＰクラッ
ド層４を，更にＺｎ拡散防止用ノンドープＩｎＧａＡｓ
層，Ｚｎ拡散用ｐ型ＩｎＧａＡｓ層を順次成長させ，次
にストライプ状ＳｉＯ2 膜１０を形成し，これをマスク
にしてエッチングでメサを形成する。次にその両側にｐ
型ＩｎＰ埋め込み層５，ｎ型ＩｎＰ電流ブロック層６，
ｐ型ＩｎＰ電流ブロック層７を埋め込み成長させる。電
流ブロック層形成後，ＳｉＯ2 膜を除去し，次に選択性
エッチングでｐ型ＩｎＰ電流ブロック層７とｐ型クラッ
ド層４をエッチングせずにｐ型ＩｎＧａＡｓＰ層とノン
ドープＩｎＧａＡｓＰ層のみを除去して埋め込みヘテロ
構造半導体レーザを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、光通信システムの
主構成要素となる半導体レーザに関し、特に埋め込みヘ
テロ構造半導体レーザに関する。
主構成要素となる半導体レーザに関し、特に埋め込みヘ
テロ構造半導体レーザに関する。
【０００２】
【従来の技術】埋め込みヘテロ構造半導体レーザは、活
性層をクラッド層で挟んだメサと、そのメサの両側を埋
め込むように成長させた電流ブロック層とを備えたもの
であり、一般的には、図５に示されるような構造（以
下、従来例１）をしている。
性層をクラッド層で挟んだメサと、そのメサの両側を埋
め込むように成長させた電流ブロック層とを備えたもの
であり、一般的には、図５に示されるような構造（以
下、従来例１）をしている。
【０００３】即ち、ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰ
クラッド層２とＩｎＧａＡｓＰ活性層３とｎ型ＩｎＰク
ラッド層４が順次積層されてなるメサと、メサの両側を
埋め込むように成長させたｐ型ＩｎＰ埋め込み層５とｎ
型ＩｎＰ電流ブロック層６とｐ型ＩｎＰ電流ブロック層
７とからなる電流ブロック層と、メサと電流ブロック層
の上に全体を覆うように形成されたｎ型ＩｎＰクラッド
層８とコンタクト層９とから構成されている。
クラッド層２とＩｎＧａＡｓＰ活性層３とｎ型ＩｎＰク
ラッド層４が順次積層されてなるメサと、メサの両側を
埋め込むように成長させたｐ型ＩｎＰ埋め込み層５とｎ
型ＩｎＰ電流ブロック層６とｐ型ＩｎＰ電流ブロック層
７とからなる電流ブロック層と、メサと電流ブロック層
の上に全体を覆うように形成されたｎ型ＩｎＰクラッド
層８とコンタクト層９とから構成されている。
【０００４】また、従来例１の構造の埋め込みヘテロ構
造半導体レーザは、図６に示されるような手順で作製さ
れる。
造半導体レーザは、図６に示されるような手順で作製さ
れる。
【０００５】図６を参照すると、まず、ｐ型ＩｎＰ基板
１上に、ｐ型ＩｎＰクラッド層２、ＩｎＧａＡｓＰ活性
層３、ｎ型ＩｎＰクラッド層４を順にＭＯＣＶＤ法によ
り成長する。その後、熱ＣＶＤ法などによりＳｉＯ2 膜
１０等の誘電体膜を形成し、フォトリソグラフィーとエ
ッチングを用いて図６（ａ）に示されるようなストライ
プ状にする。
１上に、ｐ型ＩｎＰクラッド層２、ＩｎＧａＡｓＰ活性
層３、ｎ型ＩｎＰクラッド層４を順にＭＯＣＶＤ法によ
り成長する。その後、熱ＣＶＤ法などによりＳｉＯ2 膜
１０等の誘電体膜を形成し、フォトリソグラフィーとエ
ッチングを用いて図６（ａ）に示されるようなストライ
プ状にする。
【０００６】次に、このストライプ状にエッチングされ
た誘電体膜であるＳｉＯ2 膜１０をマスクとして半導体
をエッチングし、図６（ｂ）に示されるようなメサを形
成する。
た誘電体膜であるＳｉＯ2 膜１０をマスクとして半導体
をエッチングし、図６（ｂ）に示されるようなメサを形
成する。
【０００７】更に、図６（ｃ）に示すように、そのまま
ＳｉＯ2 膜１０をマスクとして用いて、ｐ型ＩｎＰ埋め
込み層５、ｎ型ＩｎＰ電流ブロック層６、ｐ型ＩｎＰ電
流ブロック層７を成長する。
ＳｉＯ2 膜１０をマスクとして用いて、ｐ型ＩｎＰ埋め
込み層５、ｎ型ＩｎＰ電流ブロック層６、ｐ型ＩｎＰ電
流ブロック層７を成長する。
【０００８】その後、ＳｉＯ2 膜１０を除去し、ｎ型Ｉ
ｎＰクラッド層８及びコンタクト層９を成長する（図６
（ｄ））。
ｎＰクラッド層８及びコンタクト層９を成長する（図６
（ｄ））。
【０００９】次に、このようにして作製された埋め込み
ヘテロ構造半導体レーザの電流狭窄効果について説明す
る。
ヘテロ構造半導体レーザの電流狭窄効果について説明す
る。
【００１０】図５に示されるような構造において、ｐ型
ＩｎＰ基板１側が＋になるように電圧を印加すると、Ｉ
ｎＧａＡｓＰ活性層３のあるメサの部分にはｐｎ接合に
順方向電圧が加わり電流が流れるが、メサの外側の領域
では層構造がｐｎｐｎとなり、逆バイアス接合ができる
ため、電流はほとんど流れない。このため電流はＩｎＧ
ａＡｓＰ活性層３に集中して流れ、発光再結合に寄与す
ることになる。
ＩｎＰ基板１側が＋になるように電圧を印加すると、Ｉ
ｎＧａＡｓＰ活性層３のあるメサの部分にはｐｎ接合に
順方向電圧が加わり電流が流れるが、メサの外側の領域
では層構造がｐｎｐｎとなり、逆バイアス接合ができる
ため、電流はほとんど流れない。このため電流はＩｎＧ
ａＡｓＰ活性層３に集中して流れ、発光再結合に寄与す
ることになる。
【００１１】しかしながら、従来例１の埋め込みヘテロ
構造半導体レーザにおいて、ｎ型ＩｎＰクラッド層４と
ｎ型ＩｎＰ電流ブロック層６は、一応ｐ型ＩｎＰ埋め込
み層５で分離されているが、電子の移動度が大きいた
め、両層の分離が十分でない場合、図７に示すようにｎ
型ＩｎＰクラッド層６へのリーク電流が大きくなる。
構造半導体レーザにおいて、ｎ型ＩｎＰクラッド層４と
ｎ型ＩｎＰ電流ブロック層６は、一応ｐ型ＩｎＰ埋め込
み層５で分離されているが、電子の移動度が大きいた
め、両層の分離が十分でない場合、図７に示すようにｎ
型ＩｎＰクラッド層６へのリーク電流が大きくなる。
【００１２】したがって、ＩｎＰクラッド層４とｎ型Ｉ
ｎＰ電流ブロック層６を分離するメサ側面のｐ型ＩｎＰ
埋め込み層５が十分な厚さとドーピング密度を有する必
要があるが、メサ側面へのｐ型ＩｎＰ埋め込み層５の成
長は制御が難しく、再現性良く十分な厚さを得ることは
非常に困難である。
ｎＰ電流ブロック層６を分離するメサ側面のｐ型ＩｎＰ
埋め込み層５が十分な厚さとドーピング密度を有する必
要があるが、メサ側面へのｐ型ＩｎＰ埋め込み層５の成
長は制御が難しく、再現性良く十分な厚さを得ることは
非常に困難である。
【００１３】また、ｐ型ドーパントとして用いられるＺ
ｎは、メサとなる（１１１）Ｂ面、（２１１）Ｂ面など
の傾斜面への取り込み率が平坦面に比べて低いのに対
し、ｎ型ドーパントに用いられるＳｉやＳは、Ｚｎとは
逆に傾斜面への取り込み率が平坦面に比べて高い（Ｒ．
Ｂｈａｔら、Ｊｏｕｒｎａｌ ｏｆ ＣｒｙｓｔａｌＧ
ｒｏｗｔｈ １０７（１９９１）ｐ７７２に記載）。
ｎは、メサとなる（１１１）Ｂ面、（２１１）Ｂ面など
の傾斜面への取り込み率が平坦面に比べて低いのに対
し、ｎ型ドーパントに用いられるＳｉやＳは、Ｚｎとは
逆に傾斜面への取り込み率が平坦面に比べて高い（Ｒ．
Ｂｈａｔら、Ｊｏｕｒｎａｌ ｏｆ ＣｒｙｓｔａｌＧ
ｒｏｗｔｈ １０７（１９９１）ｐ７７２に記載）。
【００１４】したがって、平坦面でのｐ、ｎそれぞれの
ドーピング密度を最適化すると、メサ部分ではｐ型ドー
パントが少なくｎ型ドーパントが多くなるので、上述し
たような電流のリークが起こり易い。
ドーピング密度を最適化すると、メサ部分ではｐ型ドー
パントが少なくｎ型ドーパントが多くなるので、上述し
たような電流のリークが起こり易い。
【００１５】このようなリーク電流が起こると、レーザ
の効率が低下し、特に高温環境下での動作、及び高出力
時における影響が大きくなる。
の効率が低下し、特に高温環境下での動作、及び高出力
時における影響が大きくなる。
【００１６】このような従来例１の問題点を解決するた
めのものとして、特開平５−１２９７２３号に開示され
ているもの（以下、従来例２）が挙げられる。
めのものとして、特開平５−１２９７２３号に開示され
ているもの（以下、従来例２）が挙げられる。
【００１７】従来例２は、図８に示されているような構
造をしている。即ち、ｐ型ＩｎＰ基板１上に、ＩｎＧａ
ＡｓＰ活性層３をｐ型ＩｎＰクラッド層２とｎ型ＩｎＰ
クラッド層４とで挟み、且つｎ型ＩｎＰクラッド層４の
両側面にｐ型反転領域１１を有したメサと、メサの両側
を埋め込むようにして成長させたｐ型ＩｎＰ埋め込み層
５とｎ型ＩｎＰ電流ブロック層６とｐ型ＩｎＰ電流ブロ
ック層７とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたｎ型ＩｎＰク
ラッド層８とコンタクト層９とから構成されている。
造をしている。即ち、ｐ型ＩｎＰ基板１上に、ＩｎＧａ
ＡｓＰ活性層３をｐ型ＩｎＰクラッド層２とｎ型ＩｎＰ
クラッド層４とで挟み、且つｎ型ＩｎＰクラッド層４の
両側面にｐ型反転領域１１を有したメサと、メサの両側
を埋め込むようにして成長させたｐ型ＩｎＰ埋め込み層
５とｎ型ＩｎＰ電流ブロック層６とｐ型ＩｎＰ電流ブロ
ック層７とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたｎ型ＩｎＰク
ラッド層８とコンタクト層９とから構成されている。
【００１８】また、従来例２の埋め込みヘテロ構造半導
体レーザは、図９に示されるような手順で作製される。
体レーザは、図９に示されるような手順で作製される。
【００１９】図９を参照すると、まずｐ型ＩｎＰ基板１
上に、ｐ型ＩｎＰクラッド層２、ＩｎＧａＡｓＰ活性層
３、ｎ型ＩｎＰクラッド層４を順にＭＯＣＶＤ法により
成長する。その後、熱ＣＶＤ法などによりＳｉＯ2 膜１
０等の誘電体膜を形成し、フォトリソグラフィーとエッ
チングを用いて図９（ａ）に示されるようなストライプ
状にする。
上に、ｐ型ＩｎＰクラッド層２、ＩｎＧａＡｓＰ活性層
３、ｎ型ＩｎＰクラッド層４を順にＭＯＣＶＤ法により
成長する。その後、熱ＣＶＤ法などによりＳｉＯ2 膜１
０等の誘電体膜を形成し、フォトリソグラフィーとエッ
チングを用いて図９（ａ）に示されるようなストライプ
状にする。
【００２０】次に、このストライプ状にエッチングされ
た誘電体膜であるＳｉＯ2 膜１０を選択マスクとしてＺ
ｎを拡散する。Ｚｎの拡散は深さ方向のみでなく、マス
クの下の横方向へも進んでいるため、Ｚｎが拡散された
ｐ型反転領域１１は図９（ｂ）に示されるようになる。
た誘電体膜であるＳｉＯ2 膜１０を選択マスクとしてＺ
ｎを拡散する。Ｚｎの拡散は深さ方向のみでなく、マス
クの下の横方向へも進んでいるため、Ｚｎが拡散された
ｐ型反転領域１１は図９（ｂ）に示されるようになる。
【００２１】次にＳｉＯ2 膜１０をマスクとしてエッチ
ングを行い、図９（ｃ）に示されるようなメサを形成
し、その後、従来例１と同様に電流ブロック層を形成し
（図９（ｄ））、ＳｉＯ2 膜１０を除去した後、ｎ型Ｉ
ｎＰクラッド層８及びコンタクト層９を成長する（図９
（ｅ））。
ングを行い、図９（ｃ）に示されるようなメサを形成
し、その後、従来例１と同様に電流ブロック層を形成し
（図９（ｄ））、ＳｉＯ2 膜１０を除去した後、ｎ型Ｉ
ｎＰクラッド層８及びコンタクト層９を成長する（図９
（ｅ））。
【００２２】このようにして作製された埋め込みヘテロ
構造半導体レーザにおいては、ｎ型ＩｎＰクラッド層４
とｎ型ＩｎＰ電流ブロック層６は、必ずｐ型反転領域１
１を介していることになる。
構造半導体レーザにおいては、ｎ型ＩｎＰクラッド層４
とｎ型ＩｎＰ電流ブロック層６は、必ずｐ型反転領域１
１を介していることになる。
【００２３】したがって、従来例２の埋め込みヘテロ構
造半導体レーザは、ｎ型ＩｎＰ電流ブロック層６からＩ
ｎＰクラッド層４へリークする電流を防ぐことができ
る。
造半導体レーザは、ｎ型ＩｎＰ電流ブロック層６からＩ
ｎＰクラッド層４へリークする電流を防ぐことができ
る。
【００２４】
【発明が解決しようとする課題】しかしながら、従来例
２の埋め込みヘテロ構造半導体レーザは、以下に示すよ
うな３つの問題点がある。即ち、 通常の成長及びレーザプロセスとは別にＺｎ拡散工程
が必要となること。
２の埋め込みヘテロ構造半導体レーザは、以下に示すよ
うな３つの問題点がある。即ち、 通常の成長及びレーザプロセスとは別にＺｎ拡散工程
が必要となること。
【００２５】ｎ型ＩｎＰクラッド層４の上中央部及び
ＩｎＧａＡｓＰ活性層３へもＺｎが拡散すること、及び
その拡散を防ぐ方法は記述されていないこと。
ＩｎＧａＡｓＰ活性層３へもＺｎが拡散すること、及び
その拡散を防ぐ方法は記述されていないこと。
【００２６】選択成長技術を用いた半導体エッチング
レスレーザプロセスには使用できないこと。
レスレーザプロセスには使用できないこと。
【００２７】これらの問題点を従来例１及び図１０を参
照し、以下に更に詳細に説明する。
照し、以下に更に詳細に説明する。
【００２８】について 上述したように従来例２は、その製造工程において、誘
電体膜（ＳｉＯ2 膜１０）のストライプを形成した後、
チャンバー中にて試料にＺｎ拡散をする工程が必要とな
る。このＺｎを拡散する工程は、誘電体膜のストライプ
を形成する工程とは別の工程であり、また、上述した従
来例１の製造工程を参照しても理解できるように、通常
のレーザプロセスにはない工程である。
電体膜（ＳｉＯ2 膜１０）のストライプを形成した後、
チャンバー中にて試料にＺｎ拡散をする工程が必要とな
る。このＺｎを拡散する工程は、誘電体膜のストライプ
を形成する工程とは別の工程であり、また、上述した従
来例１の製造工程を参照しても理解できるように、通常
のレーザプロセスにはない工程である。
【００２９】即ち、従来例２のようなＺｎを拡散する工
程を行おうとすると、通常のレーザプロセスにはない工
程を追加することになるため、全体としてコストの増加
を招くことになる。
程を行おうとすると、通常のレーザプロセスにはない工
程を追加することになるため、全体としてコストの増加
を招くことになる。
【００３０】について 従来例２は、その製造方法において、横方向へのＺｎ拡
散により、図９（ｃ）に示されるようなｐ型反転領域を
形成するとしているが、実際には図１０に示されている
ように、ｎ型ＩｎＰクラッド層４の上中央部及びＩｎＧ
ａＡｓＰ活性層３へもある程度のＺｎが拡散する。
散により、図９（ｃ）に示されるようなｐ型反転領域を
形成するとしているが、実際には図１０に示されている
ように、ｎ型ＩｎＰクラッド層４の上中央部及びＩｎＧ
ａＡｓＰ活性層３へもある程度のＺｎが拡散する。
【００３１】また、メサ側面に十分なＺｎを拡散しよう
とすれば、上述のｎ型ＩｎＰクラッド層４の上中央部及
びＩｎＧａＡｓＰ活性層３へのＺｎの拡散も無視できな
い量になる。
とすれば、上述のｎ型ＩｎＰクラッド層４の上中央部及
びＩｎＧａＡｓＰ活性層３へのＺｎの拡散も無視できな
い量になる。
【００３２】ここで、ｎ型ＩｎＰクラッド層４の上中央
部へのＺｎの拡散は、電子注入効果の低下及び抵抗の増
加を招くことになり、また、ＩｎＧａＡｓＰ活性層３へ
のＺｎの拡散は発光効率の低下を招くことになる。
部へのＺｎの拡散は、電子注入効果の低下及び抵抗の増
加を招くことになり、また、ＩｎＧａＡｓＰ活性層３へ
のＺｎの拡散は発光効率の低下を招くことになる。
【００３３】更に、従来例２には、ｎ型ＩｎＰクラッド
層４の上中央部及びＩｎＧａＡｓＰ活性層３へのＺｎの
拡散を防ぐ方法については、何等記載されていない。
層４の上中央部及びＩｎＧａＡｓＰ活性層３へのＺｎの
拡散を防ぐ方法については、何等記載されていない。
【００３４】について まず、選択成長技術を用いた半導体エッチングレスプロ
セスについて、簡単に説明する。
セスについて、簡単に説明する。
【００３５】この半導体エッチングレスプロセスとは、
まず、選択成長の特徴を利用して、活性層を含むメサ形
状（導波路構造）を形成し、次にセルフアラインプロセ
スによりメサ上部のみに誘電体膜を形成し、その後、電
流ブロック層を埋め込み成長し、更に、誘電体膜を除去
してメサ上部及び電流ブロック層上部を覆うようにクラ
ッド層及びコンタクト層を成長するものである（１０ｔ
ｈ ＩＯＯＣ ＦＢ２−３ １９９５，Ｙ．Ｓａｋａｔ
ａ，ｅｔｃ．）。
まず、選択成長の特徴を利用して、活性層を含むメサ形
状（導波路構造）を形成し、次にセルフアラインプロセ
スによりメサ上部のみに誘電体膜を形成し、その後、電
流ブロック層を埋め込み成長し、更に、誘電体膜を除去
してメサ上部及び電流ブロック層上部を覆うようにクラ
ッド層及びコンタクト層を成長するものである（１０ｔ
ｈ ＩＯＯＣ ＦＢ２−３ １９９５，Ｙ．Ｓａｋａｔ
ａ，ｅｔｃ．）。
【００３６】ここで、従来例２の製造工程は、上述した
ように、エッチングによるメサ形成の前にＺｎ拡散をす
ることが必要である。
ように、エッチングによるメサ形成の前にＺｎ拡散をす
ることが必要である。
【００３７】したがって、従来例２の製造方法は、活性
層成長時にメサが自動的に形成される選択成長には適応
することができない。
層成長時にメサが自動的に形成される選択成長には適応
することができない。
【００３８】また、例えばメサ形状の試料にＺｎ拡散を
行うと、活性層に対してもＺｎが容易に拡散してしまう
ことは明らかであり、これは、即ち上記に挙げた問題
点と同じ状態を引き起こしてしまうことになる。
行うと、活性層に対してもＺｎが容易に拡散してしまう
ことは明らかであり、これは、即ち上記に挙げた問題
点と同じ状態を引き起こしてしまうことになる。
【００３９】本発明の目的は、以上の問題を解決すべ
く、ｎ型クラッド層とｎ型電流ブロック層とが十分に分
離され、且つ、ｐ型反転層が活性層及びｎ型クラッド層
を浸食していない埋め込みヘテロ構造半導体レーザを提
供することにある。
く、ｎ型クラッド層とｎ型電流ブロック層とが十分に分
離され、且つ、ｐ型反転層が活性層及びｎ型クラッド層
を浸食していない埋め込みヘテロ構造半導体レーザを提
供することにある。
【００４０】また、本発明の他の目的は、通常のレーザ
プロセスに大きな変更を加えることなく、前記埋め込み
ヘテロ構造半導体レーザを製造する製造方法を提供する
ことにある。
プロセスに大きな変更を加えることなく、前記埋め込み
ヘテロ構造半導体レーザを製造する製造方法を提供する
ことにある。
【００４１】
【課題を解決するための手段】本発明は、上記の課題を
解決するために以下に示す手段を提供する。
解決するために以下に示す手段を提供する。
【００４２】即ち、本発明によれば、ｐ型半導体基板上
に形成された、活性層をｐ型クラッド層とｎ型クラッド
層とで挟んだダブルヘテロ構造からなるメサと、前記メ
サの両側を埋め込むように成長させたｐ型埋め込み層と
ｎ型電流ブロック層とｐ型電流ブロック層とからなる電
流ブロック層とを備えた埋め込みへテロ構造半導体レー
ザにおいて、前記電流ブロック層の内部であって、前記
メサの前記ｎ型クラッド層の両側の位置に電子密度の低
下した領域を有することを特徴とする埋め込みヘテロ構
造半導体レーザが得られる。
に形成された、活性層をｐ型クラッド層とｎ型クラッド
層とで挟んだダブルヘテロ構造からなるメサと、前記メ
サの両側を埋め込むように成長させたｐ型埋め込み層と
ｎ型電流ブロック層とｐ型電流ブロック層とからなる電
流ブロック層とを備えた埋め込みへテロ構造半導体レー
ザにおいて、前記電流ブロック層の内部であって、前記
メサの前記ｎ型クラッド層の両側の位置に電子密度の低
下した領域を有することを特徴とする埋め込みヘテロ構
造半導体レーザが得られる。
【００４３】更に、本発明によれば、前記埋め込みへテ
ロ構造半導体レーザにおいて、前記電子密度の低下した
領域の内、少なくとも前記ｎ型クラッド層に最も近い部
分に、ｐ型反転領域をもつことを特徴とする埋め込みヘ
テロ構造半導体レーザが得られる。
ロ構造半導体レーザにおいて、前記電子密度の低下した
領域の内、少なくとも前記ｎ型クラッド層に最も近い部
分に、ｐ型反転領域をもつことを特徴とする埋め込みヘ
テロ構造半導体レーザが得られる。
【００４４】また、本発明によれば、ｐ型半導体基板を
用意し、該ｐ型半導体基板上に、ｐ型クラッド層と活性
層とｎ型クラッド層と、ｐ型混晶層を順次積層し、該ｐ
型混晶層上にストライプ状の誘電体膜を形成し、該誘電
体膜をマスクとしてエッチングを行ってメサを形成し、
該メサの両側に前記誘電体膜をマスクとしてｐ型埋め込
み層とｎ型電流ブロック層とｐ型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記ｐ型混晶層からｐ型
不純物が該電流ブロック層中に拡散されて前記メサの前
記ｎ型クラッド層の両側の位置に電子密度の低下した領
域が形成され、該電流ブロック層形成後、選択エッチン
グにより前記誘電体膜及び前記ｐ型混晶層を除去するこ
とを特徴とする埋め込みヘテロ構造半導体レーザの製造
方法が得られる。
用意し、該ｐ型半導体基板上に、ｐ型クラッド層と活性
層とｎ型クラッド層と、ｐ型混晶層を順次積層し、該ｐ
型混晶層上にストライプ状の誘電体膜を形成し、該誘電
体膜をマスクとしてエッチングを行ってメサを形成し、
該メサの両側に前記誘電体膜をマスクとしてｐ型埋め込
み層とｎ型電流ブロック層とｐ型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記ｐ型混晶層からｐ型
不純物が該電流ブロック層中に拡散されて前記メサの前
記ｎ型クラッド層の両側の位置に電子密度の低下した領
域が形成され、該電流ブロック層形成後、選択エッチン
グにより前記誘電体膜及び前記ｐ型混晶層を除去するこ
とを特徴とする埋め込みヘテロ構造半導体レーザの製造
方法が得られる。
【００４５】また、本発明によれば、ｐ型半導体基板を
用意し、該ｐ型半導体基板上に、選択成長の特徴を利用
して、ｐ型クラッド層と活性層とｎ型クラッド層と、ｐ
型混晶層を順次積層してメサを形成し、セルフアライン
プロセスにより該ｐ型混晶層上にのみストライプ状の誘
電体膜を形成し、該メサの両側に前記誘電体膜をマスク
としてｐ型埋め込み層とｎ型電流ブロック層とｐ型電流
ブロック層とを順次埋め込み成長して電流ブロック層を
形成し、該電流ブロック層を形成している間に、前記ｐ
型混晶層からｐ型不純物が該電流ブロック層中に拡散さ
れて前記メサの前記ｎ型クラッド層の両側の位置に電子
密度の低下した領域が形成され、該電流ブロック層形成
後、選択エッチングにより前記誘電体膜及び前記ｐ型混
晶層を除去することを特徴とする埋め込みヘテロ構造半
導体レーザの製造方法が得られる。
用意し、該ｐ型半導体基板上に、選択成長の特徴を利用
して、ｐ型クラッド層と活性層とｎ型クラッド層と、ｐ
型混晶層を順次積層してメサを形成し、セルフアライン
プロセスにより該ｐ型混晶層上にのみストライプ状の誘
電体膜を形成し、該メサの両側に前記誘電体膜をマスク
としてｐ型埋め込み層とｎ型電流ブロック層とｐ型電流
ブロック層とを順次埋め込み成長して電流ブロック層を
形成し、該電流ブロック層を形成している間に、前記ｐ
型混晶層からｐ型不純物が該電流ブロック層中に拡散さ
れて前記メサの前記ｎ型クラッド層の両側の位置に電子
密度の低下した領域が形成され、該電流ブロック層形成
後、選択エッチングにより前記誘電体膜及び前記ｐ型混
晶層を除去することを特徴とする埋め込みヘテロ構造半
導体レーザの製造方法が得られる。
【００４６】また、本発明によれば、ｐ型半導体基板を
用意し、該ｐ型半導体基板上に、ｐ型クラッド層と活性
層とｎ型クラッド層と、ノンドープの混晶層と、ｐ型混
晶層を順次積層し、該ｐ型混晶層上にストライプ状の誘
電体膜を形成し、該誘電体膜をマスクとしてエッチング
を行ってメサを形成し、該メサの両側に前記誘電体膜を
マスクとしてｐ型埋め込み層とｎ型電流ブロック層とｐ
型電流ブロック層とを順次埋め込み成長して電流ブロッ
ク層を形成し、該電流ブロック層を形成している間に、
前記ｐ型混晶層からｐ型不純物が該電流ブロック層中に
拡散されて前記メサの前記ｎ型クラッド層の両側の位置
に電子密度の低下した領域が形成され、該電流ブロック
層形成後、選択エッチングにより前記誘電体膜、前記ｐ
型混晶層及びノンドープの混晶層を除去することを特徴
とする埋め込みヘテロ構造半導体レーザの製造方法が得
られる。
用意し、該ｐ型半導体基板上に、ｐ型クラッド層と活性
層とｎ型クラッド層と、ノンドープの混晶層と、ｐ型混
晶層を順次積層し、該ｐ型混晶層上にストライプ状の誘
電体膜を形成し、該誘電体膜をマスクとしてエッチング
を行ってメサを形成し、該メサの両側に前記誘電体膜を
マスクとしてｐ型埋め込み層とｎ型電流ブロック層とｐ
型電流ブロック層とを順次埋め込み成長して電流ブロッ
ク層を形成し、該電流ブロック層を形成している間に、
前記ｐ型混晶層からｐ型不純物が該電流ブロック層中に
拡散されて前記メサの前記ｎ型クラッド層の両側の位置
に電子密度の低下した領域が形成され、該電流ブロック
層形成後、選択エッチングにより前記誘電体膜、前記ｐ
型混晶層及びノンドープの混晶層を除去することを特徴
とする埋め込みヘテロ構造半導体レーザの製造方法が得
られる。
【００４７】更に、本発明によれば、ｐ型半導体基板を
用意し、該ｐ型半導体基板上に、選択成長の特徴を利用
して、ｐ型クラッド層と活性層とｎ型クラッド層と、ノ
ンドープの混晶層と、ｐ型混晶層を順次積層してメサを
形成し、セルフアラインプロセスにより該ｐ型混晶層上
にのみストライプ状の誘電体膜を形成し、該メサの両側
に前記誘電体膜をマスクとしてｐ型埋め込み層とｎ型電
流ブロック層とｐ型電流ブロック層とを順次埋め込み成
長して電流ブロック層を形成し、該電流ブロック層を形
成している間に、前記ｐ型混晶層からｐ型不純物が該電
流ブロック層中に拡散されて前記メサの前記ｎ型クラッ
ド層の両側の位置に電子密度の低下した領域が形成さ
れ、該電流ブロック層形成後、選択エッチングにより前
記誘電体膜、前記ｐ型混晶層及びノンドープの混晶層を
除去することを特徴とする埋め込みヘテロ構造半導体レ
ーザの製造方法が得られる。
用意し、該ｐ型半導体基板上に、選択成長の特徴を利用
して、ｐ型クラッド層と活性層とｎ型クラッド層と、ノ
ンドープの混晶層と、ｐ型混晶層を順次積層してメサを
形成し、セルフアラインプロセスにより該ｐ型混晶層上
にのみストライプ状の誘電体膜を形成し、該メサの両側
に前記誘電体膜をマスクとしてｐ型埋め込み層とｎ型電
流ブロック層とｐ型電流ブロック層とを順次埋め込み成
長して電流ブロック層を形成し、該電流ブロック層を形
成している間に、前記ｐ型混晶層からｐ型不純物が該電
流ブロック層中に拡散されて前記メサの前記ｎ型クラッ
ド層の両側の位置に電子密度の低下した領域が形成さ
れ、該電流ブロック層形成後、選択エッチングにより前
記誘電体膜、前記ｐ型混晶層及びノンドープの混晶層を
除去することを特徴とする埋め込みヘテロ構造半導体レ
ーザの製造方法が得られる。
【００４８】
【発明の実施の形態】以下に、本発明の実施の形態を図
１乃至図５を用いて説明する。
１乃至図５を用いて説明する。
【００４９】（第１の実施の形態）まず、本発明の第１
の実施の形態として、ＩｎＰ基板上のＩｎＧａＡｓＰ系
長波長レーザを例にとり、本発明の埋め込みヘテロ構造
半導体レーザの構造について説明する。
の実施の形態として、ＩｎＰ基板上のＩｎＧａＡｓＰ系
長波長レーザを例にとり、本発明の埋め込みヘテロ構造
半導体レーザの構造について説明する。
【００５０】本発明の第１の実施の形態の埋め込みヘテ
ロ構造半導体レーザは、図１に示されるような構造をし
ている。
ロ構造半導体レーザは、図１に示されるような構造をし
ている。
【００５１】即ち、ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰ
クラッド層２とＩｎＧａＡｓＰ活性層３とｎ型ＩｎＰク
ラッド層４が順次積層されてなるメサと、そのメサの両
側面を埋め込むように成長させたｐ型ＩｎＰ埋め込み層
５とｎ型ＩｎＰ電流ブロック層６とｐ型ＩｎＰ電流ブロ
ック層７とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたｎ型ＩｎＰク
ラッド層８とコンタクト層９とから構成されている。
クラッド層２とＩｎＧａＡｓＰ活性層３とｎ型ＩｎＰク
ラッド層４が順次積層されてなるメサと、そのメサの両
側面を埋め込むように成長させたｐ型ＩｎＰ埋め込み層
５とｎ型ＩｎＰ電流ブロック層６とｐ型ＩｎＰ電流ブロ
ック層７とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたｎ型ＩｎＰク
ラッド層８とコンタクト層９とから構成されている。
【００５２】更に、電流ブロック層内部であって、メサ
のｎ型ＩｎＰクラッド層４と電流ブロック層のｎ型Ｉｎ
Ｐ電流ブロック層６とを分離する位置にｐ型反転領域１
１を有している。
のｎ型ＩｎＰクラッド層４と電流ブロック層のｎ型Ｉｎ
Ｐ電流ブロック層６とを分離する位置にｐ型反転領域１
１を有している。
【００５３】従って、ｎ型ＩｎＰ電流ブロック層６から
ｎ型ＩｎＰクラッド層４へ流れるリーク電流はなく、所
望の電流狭窄効果を得ることができる。
ｎ型ＩｎＰクラッド層４へ流れるリーク電流はなく、所
望の電流狭窄効果を得ることができる。
【００５４】また、ｐ型反転領域１１は、ｎ型ＩｎＰク
ラッド層４及びＩｎＧａＡｓＰ活性層３に対しても分離
されているため、従来例２に見られるような、電子注入
効果の低下、及び抵抗の増加、並びに発光効率の低下を
防ぐことができる。
ラッド層４及びＩｎＧａＡｓＰ活性層３に対しても分離
されているため、従来例２に見られるような、電子注入
効果の低下、及び抵抗の増加、並びに発光効率の低下を
防ぐことができる。
【００５５】さらに、以上説明してきたｐ型反転領域１
１は、ｎ型ＩｎＰ電流ブロック層６の最もｎ型ＩｎＰク
ラッド層４に近い部分において、電子密度の低下したも
のに置き換えても同様の効果が得られる。
１は、ｎ型ＩｎＰ電流ブロック層６の最もｎ型ＩｎＰク
ラッド層４に近い部分において、電子密度の低下したも
のに置き換えても同様の効果が得られる。
【００５６】（第２の実施の形態）本発明の第２の実施
の形態は、第１の実施の形態にて示した構造を有する埋
め込みヘテロ構造半導体レーザの製造方法に関するもの
である。
の形態は、第１の実施の形態にて示した構造を有する埋
め込みヘテロ構造半導体レーザの製造方法に関するもの
である。
【００５７】以下に、図２及び図３を用いて、本発明の
第２の実施の形態を詳細に説明する。
第２の実施の形態を詳細に説明する。
【００５８】まず、ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰ
クラッド層２、ＩｎＧａＡｓＰ活性層３、ｎ型ＩｎＰク
ラッド層４を順次成長し、更に、Ｚｎ拡散のための混晶
層としてｐ型ＩｎＧａＡｓ層１２を成長する。その後、
ストライプ状のＳｉＯ2 膜１０を形成する（図２
（ａ））。
クラッド層２、ＩｎＧａＡｓＰ活性層３、ｎ型ＩｎＰク
ラッド層４を順次成長し、更に、Ｚｎ拡散のための混晶
層としてｐ型ＩｎＧａＡｓ層１２を成長する。その後、
ストライプ状のＳｉＯ2 膜１０を形成する（図２
（ａ））。
【００５９】続いて、そのＳｉＯ2 膜１０をマスクとし
てエッチングを行い、図２（ｂ）に示されるようなメサ
を形成する。
てエッチングを行い、図２（ｂ）に示されるようなメサ
を形成する。
【００６０】その後、ＳｉＯ2 膜１０をマスクとして、
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させ、図２（ｃ）に示されるような、電流ブロッ
ク層を形成する。
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させ、図２（ｃ）に示されるような、電流ブロッ
ク層を形成する。
【００６１】電流ブロックの形成後、ＳｉＯ2 膜１０を
除去し、その後、ＩｎＰに対してＩｎＧａＡｓＰをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより図２（ｄ）に示されるように、ｐ型
ＩｎＰ電流ブロック層７及びｐ型クラッド層４をエッチ
ングすることなくＩｎＧａＡｓＰ層１２のみを除去する
ことができる。
除去し、その後、ＩｎＰに対してＩｎＧａＡｓＰをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより図２（ｄ）に示されるように、ｐ型
ＩｎＰ電流ブロック層７及びｐ型クラッド層４をエッチ
ングすることなくＩｎＧａＡｓＰ層１２のみを除去する
ことができる。
【００６２】ｐ型ＩｎＧａＡｓＰ層１２の除去後、ｐ型
ＩｎＰ電流ブロック層７及びｐ型クラッド層４を覆うよ
うに、ｎ型ＩｎＰクラッド層８を成長し、その後、ｎ型
ＩｎＰクラッド層８上にコンタクト層９を成長する（図
２（ｅ））。
ＩｎＰ電流ブロック層７及びｐ型クラッド層４を覆うよ
うに、ｎ型ＩｎＰクラッド層８を成長し、その後、ｎ型
ＩｎＰクラッド層８上にコンタクト層９を成長する（図
２（ｅ））。
【００６３】ここで、ｐ型ＩｎＧａＡｓのドーピング密
度は、ｐ型ＩｎＰに比べ非常に高くできる。
度は、ｐ型ＩｎＰに比べ非常に高くできる。
【００６４】また、ｐ型ＩｎＧａＡｓ層１２へのドーピ
ングは平坦部へのドーピングとなるため、傾斜面への成
長となるｐ型ＩｎＰ埋め込み層５及びｐ型ＩｎＰ電流ブ
ロック層７に比べ、ｐ型ドーパントであるＺｎの取り込
み効率が高い。
ングは平坦部へのドーピングとなるため、傾斜面への成
長となるｐ型ＩｎＰ埋め込み層５及びｐ型ＩｎＰ電流ブ
ロック層７に比べ、ｐ型ドーパントであるＺｎの取り込
み効率が高い。
【００６５】従って、ｐ型ＩｎＧａＡｓ層１２のドーピ
ング密度をｐ型ＩｎＰ埋め込み層５及びｐ型ＩｎＰ電流
ブロック層７に比べて十分高くしておけば、図３に示す
ように、電流ブロック層の埋め込み成長時にｐ型ドーパ
ントであるＺｎがｐ型ＩｎＧａＡｓ層１２から、メサ付
近のｐ型ＩｎＰ埋め込み層５及びｐ型ＩｎＰ電流ブロッ
ク層７のドーピング密度が高くなり、また、ｎ型ＩｎＰ
電流ブロック層６の一部において、電子密度の低下、あ
るいはｐ型への反転が起きる。
ング密度をｐ型ＩｎＰ埋め込み層５及びｐ型ＩｎＰ電流
ブロック層７に比べて十分高くしておけば、図３に示す
ように、電流ブロック層の埋め込み成長時にｐ型ドーパ
ントであるＺｎがｐ型ＩｎＧａＡｓ層１２から、メサ付
近のｐ型ＩｎＰ埋め込み層５及びｐ型ＩｎＰ電流ブロッ
ク層７のドーピング密度が高くなり、また、ｎ型ＩｎＰ
電流ブロック層６の一部において、電子密度の低下、あ
るいはｐ型への反転が起きる。
【００６６】この結果、ｎ型ＩｎＰクラッド層４とｎ型
ＩｎＰ電流ブロック層６との分離が促進され、両層を介
するリーク電流が減少することになる。
ＩｎＰ電流ブロック層６との分離が促進され、両層を介
するリーク電流が減少することになる。
【００６７】以上説明してきたように、本実施の形態に
おいて、Ｚｎ拡散のためのｐ型ＩｎＧａＡｓ層１２は、
ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰクラッド層２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰクラッド層４を成長す
る成長時に同時に成長できるため、僅かな成長プログラ
ムの変更のみで対応することができる。
おいて、Ｚｎ拡散のためのｐ型ＩｎＧａＡｓ層１２は、
ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰクラッド層２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰクラッド層４を成長す
る成長時に同時に成長できるため、僅かな成長プログラ
ムの変更のみで対応することができる。
【００６８】また、Ｚｎの拡散は、電流ブロック層成長
時に自動的になされる。
時に自動的になされる。
【００６９】更に、ｐ型ＩｎＧａＡｓ層１２は、ＳｉＯ
2 膜１０の除去の際に、適当なエッチャントを用いるこ
とにより同時に除去される。例えば、本実施の形態の場
合（ＩｎＧａＡｓＰ系レーザ）、ＳｉＯ2 膜１０の除去
時にＨ2 ＳＯ4 系エッチャントで表面処理を行うことが
多いのであるが、このエッチャントはｐ型ＩｎＧａＡｓ
層１２に対する選択エッチャントでもあるため、表面処
理と同時にｐ型ＩｎＧａＡｓ層１２の除去を行うことが
できる。
2 膜１０の除去の際に、適当なエッチャントを用いるこ
とにより同時に除去される。例えば、本実施の形態の場
合（ＩｎＧａＡｓＰ系レーザ）、ＳｉＯ2 膜１０の除去
時にＨ2 ＳＯ4 系エッチャントで表面処理を行うことが
多いのであるが、このエッチャントはｐ型ＩｎＧａＡｓ
層１２に対する選択エッチャントでもあるため、表面処
理と同時にｐ型ＩｎＧａＡｓ層１２の除去を行うことが
できる。
【００７０】尚、本実施の形態においては、各半導体層
を積層後に誘電体膜をマスクとしてエッチングをしてメ
サを形成する方法について説明してきたが、メサ形成ま
での工程を半導体エッチングレスプロセスにより行っ
て、その後は、上述した第２の実施の形態と同様に行っ
ても良い。
を積層後に誘電体膜をマスクとしてエッチングをしてメ
サを形成する方法について説明してきたが、メサ形成ま
での工程を半導体エッチングレスプロセスにより行っ
て、その後は、上述した第２の実施の形態と同様に行っ
ても良い。
【００７１】即ち、まず、選択成長の特徴を利用して、
ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰクラッド層２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰクラッド層４、Ｚｎ拡
散のための混晶層としてのｐ型ＩｎＧａＡｓ層１２から
なるメサ形状を形成する。
ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰクラッド層２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰクラッド層４、Ｚｎ拡
散のための混晶層としてのｐ型ＩｎＧａＡｓ層１２から
なるメサ形状を形成する。
【００７２】次に、セルフアラインプロセスによりメサ
上部にのみ誘電体膜（ＳｉＯ2 膜１０）を形成する（図
２（ｂ））。
上部にのみ誘電体膜（ＳｉＯ2 膜１０）を形成する（図
２（ｂ））。
【００７３】その後、ＳｉＯ2 膜１０をマスクとして、
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させて、図２（ｃ）に示されるような、電流ブロ
ック層を形成する。
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させて、図２（ｃ）に示されるような、電流ブロ
ック層を形成する。
【００７４】電流ブロックの形成後、ＳｉＯ2 膜１０を
除去する。その後、ＩｎＰに対してＩｎＧａＡｓＰをエ
ッチングしやすいような選択エッチャントを用いてエッ
チングすることにより、ｐ型ＩｎＰ電流ブロック層７及
びｐ型クラッド層４をエッチングすることなくＩｎＧａ
ＡｓＰ層１２のみを除去することができる（図２
（ｄ））。
除去する。その後、ＩｎＰに対してＩｎＧａＡｓＰをエ
ッチングしやすいような選択エッチャントを用いてエッ
チングすることにより、ｐ型ＩｎＰ電流ブロック層７及
びｐ型クラッド層４をエッチングすることなくＩｎＧａ
ＡｓＰ層１２のみを除去することができる（図２
（ｄ））。
【００７５】ｐ型ＩｎＧａＡｓＰ層１２の除去後、ｐ型
ＩｎＰ電流ブロック層７及びｐ型クラッド層４を覆うよ
うに、ｎ型ＩｎＰクラッド層８を成長し、その後、ｎ型
ＩｎＰクラッド層８上にコンタクト層９を成長する（図
２（ｅ））。
ＩｎＰ電流ブロック層７及びｐ型クラッド層４を覆うよ
うに、ｎ型ＩｎＰクラッド層８を成長し、その後、ｎ型
ＩｎＰクラッド層８上にコンタクト層９を成長する（図
２（ｅ））。
【００７６】このように、本実施の形態によれば、従来
例２において問題とされたような特別な工程を必要とせ
ずに、ｐ型ＩｎＰクラッド層４とｐ型ＩｎＰ電流ブロッ
ク層６とを分離した埋め込みヘテロ構造半導体レーザを
製造することができる。
例２において問題とされたような特別な工程を必要とせ
ずに、ｐ型ＩｎＰクラッド層４とｐ型ＩｎＰ電流ブロッ
ク層６とを分離した埋め込みヘテロ構造半導体レーザを
製造することができる。
【００７７】また、本実施の形態の埋め込みヘテロ構造
半導体レーザの製造方法は、半導体エッチングレスプロ
セスに対しても応用することができる。
半導体レーザの製造方法は、半導体エッチングレスプロ
セスに対しても応用することができる。
【００７８】（第３の実施の形態）第３の実施の形態
も、第１の実施の形態にて示した構造を有する埋め込み
ヘテロ構造半導体レーザの製造方法に関するものであ
る。
も、第１の実施の形態にて示した構造を有する埋め込み
ヘテロ構造半導体レーザの製造方法に関するものであ
る。
【００７９】以下に、図４を用いて、本発明の第３の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００８０】まず、ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰ
クラッド層２、ＩｎＧａＡｓＰ活性層３、ｎ型ＩｎＰク
ラッド層４を順次成長し、更に、Ｚｎ拡散防止のための
混晶層としてのノンドープのＩｎＧａＡｓ層１３及びＺ
ｎ拡散のための混晶層としてのｐ型ＩｎＧａＡｓ層１２
を成長する。その後、ストライプ状のＳｉＯ2 膜１０を
形成する（図４）。
クラッド層２、ＩｎＧａＡｓＰ活性層３、ｎ型ＩｎＰク
ラッド層４を順次成長し、更に、Ｚｎ拡散防止のための
混晶層としてのノンドープのＩｎＧａＡｓ層１３及びＺ
ｎ拡散のための混晶層としてのｐ型ＩｎＧａＡｓ層１２
を成長する。その後、ストライプ状のＳｉＯ2 膜１０を
形成する（図４）。
【００８１】その後のプロセスは、ノンドープのＩｎＧ
ａＡｓ層１３が存在するという点を除いて、第２の実施
の形態と同様であるため、第２の実施の形態の説明にお
いて使用した図２を用いて説明する。
ａＡｓ層１３が存在するという点を除いて、第２の実施
の形態と同様であるため、第２の実施の形態の説明にお
いて使用した図２を用いて説明する。
【００８２】但し、図２（ｂ）及び図２（ｃ）におい
て、ｎ型ＩｎＰクラッド層４の上にｐ型ＩｎＧａＡｓ層
１２が設けられているが、本実施の形態においては、ｎ
型ＩｎＰクラッド層４とｐ型ＩｎＧａＡｓ層１２の間
に、更にノンドープのＩｎＧａＡｓ層１３が設けられて
いるものとして用いることを予めことわっておく（後述
する半導体エッチングプロセスにおいても同じ）。
て、ｎ型ＩｎＰクラッド層４の上にｐ型ＩｎＧａＡｓ層
１２が設けられているが、本実施の形態においては、ｎ
型ＩｎＰクラッド層４とｐ型ＩｎＧａＡｓ層１２の間
に、更にノンドープのＩｎＧａＡｓ層１３が設けられて
いるものとして用いることを予めことわっておく（後述
する半導体エッチングプロセスにおいても同じ）。
【００８３】即ち、まず、そのＳｉＯ2 膜１０をマスク
としてエッチングを行いメサを形成する（図２
（ｂ））。
としてエッチングを行いメサを形成する（図２
（ｂ））。
【００８４】その後、ＳｉＯ2 膜１０をマスクとして、
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させて、図２（ｃ）に示されるような、電流ブロ
ック層を形成する。
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させて、図２（ｃ）に示されるような、電流ブロ
ック層を形成する。
【００８５】電流ブロックの形成後、ＳｉＯ2 膜１０を
除去し、その後、ＩｎＰに対してＩｎＧａＡｓＰをエッ
チングしやすいような選択エッチャントを用いることに
より、ｐ型ＩｎＰ電流ブロック層７及びｐ型クラッド層
４をエッチングすることなくｐ型ＩｎＧａＡｓＰ層１２
及びノンドープのＩｎＧａＡｓＰ層１３のみを除去する
ことができる（図２（ｄ））。
除去し、その後、ＩｎＰに対してＩｎＧａＡｓＰをエッ
チングしやすいような選択エッチャントを用いることに
より、ｐ型ＩｎＰ電流ブロック層７及びｐ型クラッド層
４をエッチングすることなくｐ型ＩｎＧａＡｓＰ層１２
及びノンドープのＩｎＧａＡｓＰ層１３のみを除去する
ことができる（図２（ｄ））。
【００８６】ｐ型ＩｎＧａＡｓＰ層１２及びノンドープ
のＩｎＧａＡｓＰ層１３の除去後、ｐ型ＩｎＰ電流ブロ
ック層７及びｐ型クラッド層４を覆うように、ｎ型Ｉｎ
Ｐクラッド層８を成長し、その後、ｎ型ＩｎＰクラッド
層８上にコンタクト層９を成長する（図２（ｅ））。
のＩｎＧａＡｓＰ層１３の除去後、ｐ型ＩｎＰ電流ブロ
ック層７及びｐ型クラッド層４を覆うように、ｎ型Ｉｎ
Ｐクラッド層８を成長し、その後、ｎ型ＩｎＰクラッド
層８上にコンタクト層９を成長する（図２（ｅ））。
【００８７】ここで、第３の実施の形態では電流ブロッ
ク層の埋め込み成長時にｐ型ＩｎＧａＡｓ層１２から電
流ブロック層へＺｎが拡散し、第２の実施の形態と同様
の効果を得ることができる。
ク層の埋め込み成長時にｐ型ＩｎＧａＡｓ層１２から電
流ブロック層へＺｎが拡散し、第２の実施の形態と同様
の効果を得ることができる。
【００８８】更に、第３の実施の形態では、ノンドープ
のＩｎＧａＡｓ層１３中でのＺｎの拡散速度が各ＩｎＰ
層中に比べて非常に低いためにｐ型ＩｎＧａＡｓ層１２
からｎ型ＩｎＰクラッド層４へのＺｎの拡散を防ぐこと
ができる。
のＩｎＧａＡｓ層１３中でのＺｎの拡散速度が各ＩｎＰ
層中に比べて非常に低いためにｐ型ＩｎＧａＡｓ層１２
からｎ型ＩｎＰクラッド層４へのＺｎの拡散を防ぐこと
ができる。
【００８９】以上説明してしたように、第３の実施の形
態においては、ノンドープのＩｎＧａＡｓ層１３のよう
な拡散防止層を設けることにより、従来例２の問題点で
あったｎ型ＩｎＰクラッド層４及びＩｎＧａＡｓＰ活性
層３へのＺｎの拡散を防ぐことができる。
態においては、ノンドープのＩｎＧａＡｓ層１３のよう
な拡散防止層を設けることにより、従来例２の問題点で
あったｎ型ＩｎＰクラッド層４及びＩｎＧａＡｓＰ活性
層３へのＺｎの拡散を防ぐことができる。
【００９０】また、本実施の形態についても、第２の実
施の形態と同様に半導体エッチングレスプロセスに応用
することができる。
施の形態と同様に半導体エッチングレスプロセスに応用
することができる。
【００９１】即ち、まず、選択成長の特徴を利用して、
ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰクラッド層２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰクラッド層４、Ｚｎ拡
散防止のための混晶層としてのノンドープのＩｎＧａＡ
ｓ層１３及びＺｎ拡散のための混晶層としてのｐ型Ｉｎ
ＧａＡｓ層１２からなるメサ形状を形成する。
ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰクラッド層２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰクラッド層４、Ｚｎ拡
散防止のための混晶層としてのノンドープのＩｎＧａＡ
ｓ層１３及びＺｎ拡散のための混晶層としてのｐ型Ｉｎ
ＧａＡｓ層１２からなるメサ形状を形成する。
【００９２】次に、セルフアラインプロセスによりメサ
上部にのみ誘電体膜（ＳｉＯ2 膜１０）を形成する（図
２（ｂ））。
上部にのみ誘電体膜（ＳｉＯ2 膜１０）を形成する（図
２（ｂ））。
【００９３】その後、ＳｉＯ2 膜１０をマスクとして、
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させて、図２（ｃ）に示されるような、電流ブロ
ック層を形成する。
メサの両側に、ｐ型ＩｎＰ埋め込み層５、ｎ型ＩｎＰ電
流ブロック層６、ｐ型ＩｎＰ電流ブロック層７を埋め込
み成長させて、図２（ｃ）に示されるような、電流ブロ
ック層を形成する。
【００９４】電流ブロックの形成後、ＳｉＯ2 膜１０を
除去し、その後、ＩｎＰに対してＩｎＧａＡｓＰをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより、ｐ型ＩｎＰ電流ブロック層７及び
ｐ型クラッド層４をエッチングすることなくｐ型ＩｎＧ
ａＡｓＰ層１２及びノンドープのＩｎＧａＡｓ層１３の
みを除去することができる（図２（ｄ））。
除去し、その後、ＩｎＰに対してＩｎＧａＡｓＰをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより、ｐ型ＩｎＰ電流ブロック層７及び
ｐ型クラッド層４をエッチングすることなくｐ型ＩｎＧ
ａＡｓＰ層１２及びノンドープのＩｎＧａＡｓ層１３の
みを除去することができる（図２（ｄ））。
【００９５】ｐ型ＩｎＧａＡｓＰ層１２及びノンドープ
のＩｎＧａＡｓ層１３の除去後、ｐ型ＩｎＰ電流ブロッ
ク層７及びｐ型クラッド層４を覆うように、ｎ型ＩｎＰ
クラッド層８を成長し、その後、ｎ型ＩｎＰクラッド層
８上にコンタクト層９を成長する（図２（ｅ））。
のＩｎＧａＡｓ層１３の除去後、ｐ型ＩｎＰ電流ブロッ
ク層７及びｐ型クラッド層４を覆うように、ｎ型ＩｎＰ
クラッド層８を成長し、その後、ｎ型ＩｎＰクラッド層
８上にコンタクト層９を成長する（図２（ｅ））。
【００９６】尚、上述してきた第１乃至第３の実施の形
態においては、ｐ型ＩｎＰ基板上のＩｎＧａＡｓＰ系半
導体レーザについて、説明してきたが、他の材料系の埋
め込みヘテロ構造半導体レーザにも適用が可能であり、
本実施の形態に制限されるものではない。
態においては、ｐ型ＩｎＰ基板上のＩｎＧａＡｓＰ系半
導体レーザについて、説明してきたが、他の材料系の埋
め込みヘテロ構造半導体レーザにも適用が可能であり、
本実施の形態に制限されるものではない。
【００９７】また、第２及び第３の実施の形態において
は、Ｚｎ拡散のための混晶層及びＺｎ拡散防止のための
混晶層としてＩｎＧａＡｓを用いた例について示した
が、例えば第２及び第３の実施の形態の場合、ＩｎＧａ
ＡｓＰなどを用いても良く、本実施の形態に制限される
ものではない。尚、他の材料系の埋め込みヘテロ構造半
導体レーザを製造する場合は、その半導体レーザに適し
た混晶層であれば良いことはいうまでもないことであ
る。
は、Ｚｎ拡散のための混晶層及びＺｎ拡散防止のための
混晶層としてＩｎＧａＡｓを用いた例について示した
が、例えば第２及び第３の実施の形態の場合、ＩｎＧａ
ＡｓＰなどを用いても良く、本実施の形態に制限される
ものではない。尚、他の材料系の埋め込みヘテロ構造半
導体レーザを製造する場合は、その半導体レーザに適し
た混晶層であれば良いことはいうまでもないことであ
る。
【００９８】
【発明の効果】以上説明してきたように、本発明によれ
ば、ｎ型クラッド層とｎ型電流ブロック層とがｐ型反転
層を介していることにより電気的に十分に分離され、且
つ、ｐ型反転層が活性層及びｎ型クラッド層を浸食して
いない埋め込みヘテロ構造半導体レーザを得ることがで
きる。
ば、ｎ型クラッド層とｎ型電流ブロック層とがｐ型反転
層を介していることにより電気的に十分に分離され、且
つ、ｐ型反転層が活性層及びｎ型クラッド層を浸食して
いない埋め込みヘテロ構造半導体レーザを得ることがで
きる。
【００９９】また、本発明によれば、通常のレーザプロ
セスに大きな変更を加えることなく、前記埋め込みヘテ
ロ構造半導体レーザを製造する製造方法を得ることがで
きる。
セスに大きな変更を加えることなく、前記埋め込みヘテ
ロ構造半導体レーザを製造する製造方法を得ることがで
きる。
【０１００】更に、本発明によれば、半導体エッチング
レスプロセスにより前記埋め込みヘテロ構造半導体レー
ザを製造する製造方法を得ることができる。
レスプロセスにより前記埋め込みヘテロ構造半導体レー
ザを製造する製造方法を得ることができる。
【図１】本発明の第１の実施の形態の埋め込みヘテロ構
造半導体レーザの活性層付近の構造を示す概略断面図で
ある。
造半導体レーザの活性層付近の構造を示す概略断面図で
ある。
【図２】本発明の第２の実施の形態の埋め込みヘテロ構
造半導体レーザの製造方法を示す概略断面図である。
造半導体レーザの製造方法を示す概略断面図である。
【図３】本発明の第２の実施の形態の埋め込みヘテロ構
造半導体レーザの製造方法において、電流ブロック層形
成時のｐ型混晶層の作用を示す概略断面図である。
造半導体レーザの製造方法において、電流ブロック層形
成時のｐ型混晶層の作用を示す概略断面図である。
【図４】本発明の第３の実施の形態の埋め込みヘテロ構
造半導体レーザの製造方法の特徴となる一工程を示す概
略断面図である。
造半導体レーザの製造方法の特徴となる一工程を示す概
略断面図である。
【図５】従来例１の埋め込みヘテロ構造半導体レーザの
活性層付近の構造を示す概略断面図である。
活性層付近の構造を示す概略断面図である。
【図６】従来例１の埋め込みヘテロ構造半導体レーザの
製造方法を示す概略断面図である。
製造方法を示す概略断面図である。
【図７】従来例１の埋め込みヘテロ構造半導体レーザの
問題点を示す概略断面図である。
問題点を示す概略断面図である。
【図８】従来例２の埋め込みヘテロ構造半導体レーザの
活性層付近の構造を示す概略断面図である。
活性層付近の構造を示す概略断面図である。
【図９】従来例２の埋め込みヘテロ構造半導体レーザの
製造方法を示す概略断面図である。
製造方法を示す概略断面図である。
【図１０】従来例２の埋め込みヘテロ構造半導体レーザ
の問題点を示す概略断面図である。
の問題点を示す概略断面図である。
１ ｐ型ＩｎＰ基板 ２ ｐ型ＩｎＰクラッド層 ３ ＩｎＧａＡｓＰ活性層 ４ ｎ型ＩｎＰクラッド層 ５ ｐ型ＩｎＰ埋め込み層 ６ ｎ型ＩｎＰ電流ブロック層 ７ ｐ型ＩｎＰ電流ブロック層 ８ ｎ型ＩｎＰクラッド層 ９ コンタクト層 １０ ＳｉＯ2 膜 １１ ｐ型反転層 １２ ｐ型ＩｎＧａＡｓ層 １３ ノンドープのＩｎＧａＡｓ層 １４ 電子リーク経路
Claims (6)
- 【請求項１】 ｐ型半導体基板上に形成された、活性層
をｐ型クラッド層とｎ型クラッド層とで挟んだダブルヘ
テロ構造からなるメサと、前記メサの両側を埋め込むよ
うに成長させたｐ型埋め込み層とｎ型電流ブロック層と
ｐ型電流ブロック層とからなる電流ブロック層とを備え
た埋め込みへテロ構造半導体レーザにおいて、 前記電流ブロック層の内部であって、前記メサの前記ｎ
型クラッド層の両側の位置に電子密度の低下した領域を
有することを特徴とする埋め込みヘテロ構造半導体レー
ザ。 - 【請求項２】 請求項１に記載の埋め込みへテロ構造半
導体レーザにおいて、 前記電子密度の低下した領域の内、少なくとも前記ｎ型
クラッド層に最も近い部分に、ｐ型反転領域をもつこと
を特徴とする埋め込みヘテロ構造半導体レーザ。 - 【請求項３】 ｐ型半導体基板を用意し、 該ｐ型半導体基板上に、ｐ型クラッド層と活性層とｎ型
クラッド層と、ｐ型混晶層を順次積層し、 該ｐ型混晶層上にストライプ状の誘電体膜を形成し、 該誘電体膜をマスクとしてエッチングを行ってメサを形
成し、 該メサの両側に前記誘電体膜をマスクとしてｐ型埋め込
み層とｎ型電流ブロック層とｐ型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記ｐ型混晶層からｐ型
不純物が該電流ブロック層中に拡散されて前記メサの前
記ｎ型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜及び前記ｐ型混晶層を除去することを特徴とする
埋め込みヘテロ構造半導体レーザの製造方法。 - 【請求項４】 ｐ型半導体基板を用意し、 該ｐ型半導体基板上に、選択成長の特徴を利用して、ｐ
型クラッド層と活性層とｎ型クラッド層と、ｐ型混晶層
を順次積層してメサを形成し、 セルフアラインプロセスにより該ｐ型混晶層上にのみス
トライプ状の誘電体膜を形成し、 該メサの両側に前記誘電体膜をマスクとしてｐ型埋め込
み層とｎ型電流ブロック層とｐ型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記ｐ型混晶層からｐ型
不純物が該電流ブロック層中に拡散されて前記メサの前
記ｎ型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜及び前記ｐ型混晶層を除去することを特徴とする
埋め込みヘテロ構造半導体レーザの製造方法。 - 【請求項５】 ｐ型半導体基板を用意し、 該ｐ型半導体基板上に、ｐ型クラッド層と活性層とｎ型
クラッド層と、ノンドープの混晶層と、ｐ型混晶層を順
次積層し、 該ｐ型混晶層上にストライプ状の誘電体膜を形成し、 該誘電体膜をマスクとしてエッチングを行ってメサを形
成し、 該メサの両側に前記誘電体膜をマスクとしてｐ型埋め込
み層とｎ型電流ブロック層とｐ型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記ｐ型混晶層からｐ型
不純物が該電流ブロック層中に拡散されて前記メサの前
記ｎ型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜、前記ｐ型混晶層及びノンドープの混晶層を除去
することを特徴とする埋め込みヘテロ構造半導体レーザ
の製造方法。 - 【請求項６】 ｐ型半導体基板を用意し、 該ｐ型半導体基板上に、選択成長の特徴を利用して、ｐ
型クラッド層と活性層とｎ型クラッド層と、ノンドープ
の混晶層と、ｐ型混晶層を順次積層してメサを形成し、 セルフアラインプロセスにより該ｐ型混晶層上にのみス
トライプ状の誘電体膜を形成し、 該メサの両側に前記誘電体膜をマスクとしてｐ型埋め込
み層とｎ型電流ブロック層とｐ型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記ｐ型混晶層からｐ型
不純物が該電流ブロック層中に拡散されて前記メサの前
記ｎ型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜、前記ｐ型混晶層及びノンドープの混晶層を除去
することを特徴とする埋め込みヘテロ構造半導体レーザ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP682796A JP2823042B2 (ja) | 1996-01-18 | 1996-01-18 | 埋め込みヘテロ構造半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP682796A JP2823042B2 (ja) | 1996-01-18 | 1996-01-18 | 埋め込みヘテロ構造半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199788A true JPH09199788A (ja) | 1997-07-31 |
| JP2823042B2 JP2823042B2 (ja) | 1998-11-11 |
Family
ID=11649062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP682796A Expired - Fee Related JP2823042B2 (ja) | 1996-01-18 | 1996-01-18 | 埋め込みヘテロ構造半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823042B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7118932B2 (en) | 2001-11-01 | 2006-10-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing waveguide type optical element and integrated optical waveguide type element using waveguide type optical element |
| JP2014011348A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体レーザの製造方法、及び半導体素子の製造方法 |
| JPWO2019193679A1 (ja) * | 2018-04-04 | 2020-12-10 | 三菱電機株式会社 | 半導体レーザおよびその製造方法 |
-
1996
- 1996-01-18 JP JP682796A patent/JP2823042B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7118932B2 (en) | 2001-11-01 | 2006-10-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing waveguide type optical element and integrated optical waveguide type element using waveguide type optical element |
| US7289711B2 (en) | 2001-11-01 | 2007-10-30 | Oki Electric Industry Co., Ltd. | Waveguide type optical element |
| JP2014011348A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体レーザの製造方法、及び半導体素子の製造方法 |
| JPWO2019193679A1 (ja) * | 2018-04-04 | 2020-12-10 | 三菱電機株式会社 | 半導体レーザおよびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2823042B2 (ja) | 1998-11-11 |
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