JPH0697385A - 溝型コンデンサ構造及び溝型コンデンサの電極を形成する方法 - Google Patents
溝型コンデンサ構造及び溝型コンデンサの電極を形成する方法Info
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- JPH0697385A JPH0697385A JP5173729A JP17372993A JPH0697385A JP H0697385 A JPH0697385 A JP H0697385A JP 5173729 A JP5173729 A JP 5173729A JP 17372993 A JP17372993 A JP 17372993A JP H0697385 A JPH0697385 A JP H0697385A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
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- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】
【目的】 マスク・レベルの数が少ない集積回路用の溝
型コンデンサの電極を形成する方法を提供する。 【構成】 本発明の溝型コンデンサの構造は、基板は平
面表面を有し、その中に溝領域を形成し、その溝領域は
側壁及び底部を有し、さらに複数の一様な層で満たさ
れ、その基板は、溝の側壁及び底部の上の一様な第１の
誘電体層と、この第１の誘電体層の上の一様な第１の導
体層と、少くとも、溝内の第１の導体層上の他の一様な
誘電体層及びその上の一様な導体層とを有し、この導体
層及び誘電体層の各々は、基板表面とほぼ同一平面であ
る平面表面領域を有し、この各導体層の平面表面領域は
その上に電気接点を形成するに十分に大きく、それによ
って、導体層は溝領域内で誘電体層間で互いに絶縁され
た電極を形成する。
型コンデンサの電極を形成する方法を提供する。 【構成】 本発明の溝型コンデンサの構造は、基板は平
面表面を有し、その中に溝領域を形成し、その溝領域は
側壁及び底部を有し、さらに複数の一様な層で満たさ
れ、その基板は、溝の側壁及び底部の上の一様な第１の
誘電体層と、この第１の誘電体層の上の一様な第１の導
体層と、少くとも、溝内の第１の導体層上の他の一様な
誘電体層及びその上の一様な導体層とを有し、この導体
層及び誘電体層の各々は、基板表面とほぼ同一平面であ
る平面表面領域を有し、この各導体層の平面表面領域は
その上に電気接点を形成するに十分に大きく、それによ
って、導体層は溝領域内で誘電体層間で互いに絶縁され
た電極を形成する。
Description
【０００１】
【産業上の利用分野】本願発明は溝型コンデンサ構造の
電極及び集積回路用溝型コンデンサ構造の電極を形成す
る方法に関する。
電極及び集積回路用溝型コンデンサ構造の電極を形成す
る方法に関する。
【０００２】
【従来の技術】シリコン集積回路に使用される一以上の
ポリシリコン電極を有する溝型コンデンサは、公知の方
法によって組み立てられ、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）及びアナログ回路のような
構造に応用される。典型的には、必要なマスキング・ス
テップの数は、ポリシリコン電極の数に依存する。従来
の公知の方法においては、例えば、シリコン基板が一つ
のポリシリコン電極を有する簡単な溝型コンデンサの形
成は、以下のようなステップを含んでいる。 １．シリコン基板中の溝をパターン化しエッチングし； ２．溝の壁又は底にコンデンサの誘電体、典型的には、
二酸化シリコンを形成し； ３．公知の化学気相堆積（ＣＶＤ）法によって、この溝
の中にポリシリコンを充填し、ポリシリコン電極を形成
し； ４．その表面を基板表面のレベルまで実質的に除去する
ことによって平面化する。
ポリシリコン電極を有する溝型コンデンサは、公知の方
法によって組み立てられ、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）及びアナログ回路のような
構造に応用される。典型的には、必要なマスキング・ス
テップの数は、ポリシリコン電極の数に依存する。従来
の公知の方法においては、例えば、シリコン基板が一つ
のポリシリコン電極を有する簡単な溝型コンデンサの形
成は、以下のようなステップを含んでいる。 １．シリコン基板中の溝をパターン化しエッチングし； ２．溝の壁又は底にコンデンサの誘電体、典型的には、
二酸化シリコンを形成し； ３．公知の化学気相堆積（ＣＶＤ）法によって、この溝
の中にポリシリコンを充填し、ポリシリコン電極を形成
し； ４．その表面を基板表面のレベルまで実質的に除去する
ことによって平面化する。
【０００３】溝ポリシリコンの幅は、この産業における
公知の方法によって接点を作れるような寸法でなければ
ならない。その結果、コンデンサは、堆積された上部ポ
リシリコン電極とシリコン基板の間に形成される。一つ
のマスキング・ステップは、この溝をパターン化しエッ
チングするために必須のステップである。接点形成の方
法に基づいて、この基板に接触領域を形成するために、
他のマスキング・ステップが必要となる。
公知の方法によって接点を作れるような寸法でなければ
ならない。その結果、コンデンサは、堆積された上部ポ
リシリコン電極とシリコン基板の間に形成される。一つ
のマスキング・ステップは、この溝をパターン化しエッ
チングするために必須のステップである。接点形成の方
法に基づいて、この基板に接触領域を形成するために、
他のマスキング・ステップが必要となる。
【０００４】２つのポリシリコン電極を有するコンデン
サを供給する公知の方法は以下のステップを含む。 １．シリコン基板中に溝をパターン化しエッチングし； ２．溝の側壁及び底に絶縁層を形成し； ３．公知の化学気相堆積（ＣＶＤ）法によって、この溝
の中にポリシリコンの第１の層を積層し平面化し； ４．第１のポリシリコン層内に第２の溝をパターン化し
エッチングし、コンデンサ電極の一つとして使用するた
めに溝中の第１のポリシリコン層の側壁を形成し； ５．エッチングされた第１のポリシリコン層の上にコン
デンサ誘電体の層を形成し； ６．公知のＣＶＤ法によって、第１のポリシリコン層の
内側の誘電体の溝に第２のポリシリコン層を充填し； ７．第２のポリシリコンのレベルを基板及び第１のポリ
シリコン表面と同じ面になるように平面化する。
サを供給する公知の方法は以下のステップを含む。 １．シリコン基板中に溝をパターン化しエッチングし； ２．溝の側壁及び底に絶縁層を形成し； ３．公知の化学気相堆積（ＣＶＤ）法によって、この溝
の中にポリシリコンの第１の層を積層し平面化し； ４．第１のポリシリコン層内に第２の溝をパターン化し
エッチングし、コンデンサ電極の一つとして使用するた
めに溝中の第１のポリシリコン層の側壁を形成し； ５．エッチングされた第１のポリシリコン層の上にコン
デンサ誘電体の層を形成し； ６．公知のＣＶＤ法によって、第１のポリシリコン層の
内側の誘電体の溝に第２のポリシリコン層を充填し； ７．第２のポリシリコンのレベルを基板及び第１のポリ
シリコン表面と同じ面になるように平面化する。
【０００５】従って、第１のマスキング・ステップは、
基板中に溝を形成し（ステップ１）、第２のマスキング
・ステップは第１のポリシリコン層内に第２の溝を形成
するために必要である（ステップ４）。第２の溝内の第
２のポリシリコンの幅は、公知の方法によって接点が作
られるようにしなければならない。接点形成の方法によ
って第２のポリシリコン層に接点を形成するためには他
のマスキング・ステップが必要である。それゆえに、２
つのポリシリコン電極を有する溝型線形コンデンサを形
成するためには、各々の溝及び少くとも１つのポリシリ
コン電極に対する最少限２つのマスキング・ステップが
必要である。
基板中に溝を形成し（ステップ１）、第２のマスキング
・ステップは第１のポリシリコン層内に第２の溝を形成
するために必要である（ステップ４）。第２の溝内の第
２のポリシリコンの幅は、公知の方法によって接点が作
られるようにしなければならない。接点形成の方法によ
って第２のポリシリコン層に接点を形成するためには他
のマスキング・ステップが必要である。それゆえに、２
つのポリシリコン電極を有する溝型線形コンデンサを形
成するためには、各々の溝及び少くとも１つのポリシリ
コン電極に対する最少限２つのマスキング・ステップが
必要である。
【０００６】図１は公知の溝型コンデンサ１０を示す図
である。図１において、溝型コンデンサ１０は集積回路
用の基板を形成する半導体シリコン・ウエハ１６の一部
の表面１４内に形成される溝１２を含む。溝１２は公知
の方法によって表面１４を選択的にマスクすることによ
って形成される。例えば、フォトレジストとパターンで
コーティングし、その後、公知の方法によって溝１２を
エッチング、典型的には、異方性反応イオンによってエ
ッチングする。その結果得られた溝１２は、急な側壁１
３を有する。誘電体層１８は、典型的には二酸化シリコ
ンであるが、これは溝１２内に成長又は堆積され、この
溝の側壁１３及び底１５に、さらには、この溝に隣接す
る面１７の上に延びる。
である。図１において、溝型コンデンサ１０は集積回路
用の基板を形成する半導体シリコン・ウエハ１６の一部
の表面１４内に形成される溝１２を含む。溝１２は公知
の方法によって表面１４を選択的にマスクすることによ
って形成される。例えば、フォトレジストとパターンで
コーティングし、その後、公知の方法によって溝１２を
エッチング、典型的には、異方性反応イオンによってエ
ッチングする。その結果得られた溝１２は、急な側壁１
３を有する。誘電体層１８は、典型的には二酸化シリコ
ンであるが、これは溝１２内に成長又は堆積され、この
溝の側壁１３及び底１５に、さらには、この溝に隣接す
る面１７の上に延びる。
【０００７】ポリシリコン２０の一様な導体層は、化学
気相堆積によって形成され、電荷蓄積コンデンサの上部
に電極を形成するためにこの溝の残りの容積中に満たさ
れる。シリコン基板は、コンデンサの底電極として機能
し、メモリ電荷蓄積ノードを形成する。導電ポリシリコ
ンの第２の層は、溝に隣接する表面１７の上に延びて堆
積され、パターン化されて溝に隣接する上部電極２２を
形成する。上部電極は、Ｎ＋拡散を基板コンデンサに電
気的に接続し、ワードラインポテンシャルに従ってメモ
リに電荷を供給するために使用される。従って、このよ
うに形成される基板コンデンサの溝においては、充電さ
れた電荷は図１に示されるように溝１２を囲むシリコン
基板表面領域１９に位置する。
気相堆積によって形成され、電荷蓄積コンデンサの上部
に電極を形成するためにこの溝の残りの容積中に満たさ
れる。シリコン基板は、コンデンサの底電極として機能
し、メモリ電荷蓄積ノードを形成する。導電ポリシリコ
ンの第２の層は、溝に隣接する表面１７の上に延びて堆
積され、パターン化されて溝に隣接する上部電極２２を
形成する。上部電極は、Ｎ＋拡散を基板コンデンサに電
気的に接続し、ワードラインポテンシャルに従ってメモ
リに電荷を供給するために使用される。従って、このよ
うに形成される基板コンデンサの溝においては、充電さ
れた電荷は図１に示されるように溝１２を囲むシリコン
基板表面領域１９に位置する。
【０００８】図２は従来のＤＲＡＭ用のポリシリコン−
ポリシリコン型の溝型コンデンサを示す。図２に示され
るように、公知の構造の溝型線形コンデンサ３０は、２
つの電極４０及び５０を有し、これらは溝３２中に埋め
られ、基板３６によって絶縁される。この構造のコンデ
ンサを形成する公知の方法において、急な側溝３２は、
公知の異方性のイオンエッチング法によって基板３６の
シリコン・ウエハの表面３４内に形成される。
ポリシリコン型の溝型コンデンサを示す。図２に示され
るように、公知の構造の溝型線形コンデンサ３０は、２
つの電極４０及び５０を有し、これらは溝３２中に埋め
られ、基板３６によって絶縁される。この構造のコンデ
ンサを形成する公知の方法において、急な側溝３２は、
公知の異方性のイオンエッチング法によって基板３６の
シリコン・ウエハの表面３４内に形成される。
【０００９】第１の誘電体層３８は、成長又は堆積によ
って形成され、溝３２と並び、導体材料の第１の導体層
４０、すなわち、ドープされたポリシリコン、が全部の
溝を満たすためにこのウエハ上の全体に堆積する。表面
３４に延びている過度のポリシリコンを平面化し及び除
去した後に、残りの第１のポリシリコン層４０は溝３２
内に完全に満たされ、ポリシリコン層４０の露出した表
面は、シリコン表面３４と同じ平面になる。第２の溝
は、フォトエッチングによって構成され、すなわち、フ
ォトレジストでコーティングされ、フォトリソグラフィ
でパターン化され、その後、第１のポリシリコン層４０
内で第２の溝をエッチングし、それによって、第１のポ
リシリコンの中心領域を除去し、元の第１のポリシリコ
ン層の側壁４０のみが溝３２の中に残る。これらの側壁
４０は、溝型コンデンサの底電極を形成する。第２の誘
電体層４２は、成長により又は堆積により元の溝３２の
側壁４０及び底３３の上に堆積される。
って形成され、溝３２と並び、導体材料の第１の導体層
４０、すなわち、ドープされたポリシリコン、が全部の
溝を満たすためにこのウエハ上の全体に堆積する。表面
３４に延びている過度のポリシリコンを平面化し及び除
去した後に、残りの第１のポリシリコン層４０は溝３２
内に完全に満たされ、ポリシリコン層４０の露出した表
面は、シリコン表面３４と同じ平面になる。第２の溝
は、フォトエッチングによって構成され、すなわち、フ
ォトレジストでコーティングされ、フォトリソグラフィ
でパターン化され、その後、第１のポリシリコン層４０
内で第２の溝をエッチングし、それによって、第１のポ
リシリコンの中心領域を除去し、元の第１のポリシリコ
ン層の側壁４０のみが溝３２の中に残る。これらの側壁
４０は、溝型コンデンサの底電極を形成する。第２の誘
電体層４２は、成長により又は堆積により元の溝３２の
側壁４０及び底３３の上に堆積される。
【００１０】第２の導電ポリシリコン層５０は、第１の
ポリシリコン層の内側の溝を完全に満たし、基板３０の
全表面３４を覆うように堆積される。表面３４上の過度
の第２の層のポリシリコンを平面化し及び除去した後、
図２において示されるような構造が形成される。このよ
うに、溝３２は第１の誘電体３８、底ポリシリコン電極
４０、第２の誘電体４２及び上部ポリシリコン電極５０
を形成する層で満たされる。電極４０はこのコンデンサ
の記憶ノードを形成する。このプロセスにおいて、線形
のコンデンサ電極４０及び５０の少くとも一つは、この
溝と同様に、フォトリソグラフィで形成されなければな
らない。
ポリシリコン層の内側の溝を完全に満たし、基板３０の
全表面３４を覆うように堆積される。表面３４上の過度
の第２の層のポリシリコンを平面化し及び除去した後、
図２において示されるような構造が形成される。このよ
うに、溝３２は第１の誘電体３８、底ポリシリコン電極
４０、第２の誘電体４２及び上部ポリシリコン電極５０
を形成する層で満たされる。電極４０はこのコンデンサ
の記憶ノードを形成する。このプロセスにおいて、線形
のコンデンサ電極４０及び５０の少くとも一つは、この
溝と同様に、フォトリソグラフィで形成されなければな
らない。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来の溝型コンデンサの電極を形成する方法においては、
溝型コンデンサ構造の電極を形成するに当たって複数の
マスキング・ステップを行う必要があった。このため、
電極の形成プロセスが複雑になり、製造装置が高価にな
る欠点があった。
来の溝型コンデンサの電極を形成する方法においては、
溝型コンデンサ構造の電極を形成するに当たって複数の
マスキング・ステップを行う必要があった。このため、
電極の形成プロセスが複雑になり、製造装置が高価にな
る欠点があった。
【００１２】
【課題を解決するための手段】本発明は、集積回路に使
用される溝型コンデンサ構造の電極及びマスキング・ス
テップの数を減少する溝型コンデンサ構造の電極を形成
する方法を提供する。従って、本発明によれば、集積回
路用の溝型コンデンサの電極を形成する方法が提供さ
れ、この方法は、平面表面を有する基板を供給し、その
面内に側壁及び底部を持つ溝を形成し、その溝は第１の
部分及びより小さな横幅の狭幅部を有し、溝の側壁及び
底部上に延びる一様な第１の誘電体層を供給し、溝内の
第１の導体層の上に一様な第２の誘電体層を形成し、溝
内でその上に一様に第２の導体層を形成し、基板の平面
表面より上に延びている誘電体層と導体層の各々を除去
することによってこの構造を平面化し、溝内に各層のほ
ぼ同一平面を形成する。
用される溝型コンデンサ構造の電極及びマスキング・ス
テップの数を減少する溝型コンデンサ構造の電極を形成
する方法を提供する。従って、本発明によれば、集積回
路用の溝型コンデンサの電極を形成する方法が提供さ
れ、この方法は、平面表面を有する基板を供給し、その
面内に側壁及び底部を持つ溝を形成し、その溝は第１の
部分及びより小さな横幅の狭幅部を有し、溝の側壁及び
底部上に延びる一様な第１の誘電体層を供給し、溝内の
第１の導体層の上に一様な第２の誘電体層を形成し、溝
内でその上に一様に第２の導体層を形成し、基板の平面
表面より上に延びている誘電体層と導体層の各々を除去
することによってこの構造を平面化し、溝内に各層のほ
ぼ同一平面を形成する。
【００１３】本発明は、また、集積回路に用いられるコ
ンデンサ構造の複数の溝型絶縁電極を形成する方法を提
供し、この溝を削るためにただ一つのマスクのみが必要
とされる。２以上の自己調整電極は、この溝内で導体材
料及び誘電体材料の一様な層から形成される。各層は溝
内で一様で効果的に自己調整されているので、次の層
は、第１の層を形成している溝の回りに形成され、各導
体層を形成するためのフォトマスクステップが不要とな
る。この溝が一様な導体層及び中間の一様な誘電体層の
選択された数で満たされた後、一つの平面化ステップに
よって、基板表面の上に延びた各層を除去する。このよ
うにして、各導体層の接点領域は基板の表面に露出され
る。
ンデンサ構造の複数の溝型絶縁電極を形成する方法を提
供し、この溝を削るためにただ一つのマスクのみが必要
とされる。２以上の自己調整電極は、この溝内で導体材
料及び誘電体材料の一様な層から形成される。各層は溝
内で一様で効果的に自己調整されているので、次の層
は、第１の層を形成している溝の回りに形成され、各導
体層を形成するためのフォトマスクステップが不要とな
る。この溝が一様な導体層及び中間の一様な誘電体層の
選択された数で満たされた後、一つの平面化ステップに
よって、基板表面の上に延びた各層を除去する。このよ
うにして、各導体層の接点領域は基板の表面に露出され
る。
【００１４】好ましくは、２つの電極を有するコンデン
サ構造の形成において、溝は第１の広幅部及びより横幅
の狭い狭幅部を有し、第１の導体層は溝の狭幅部を満た
し、第１の部分では溝内に空洞を残す。その溝の空洞部
に第２の誘電体層及び第２の導体層が満たされる。この
ように、異なって満たされた２つの溝領域が供給され、
溝の狭幅部は第１の導体層に対する接点領域として供給
され、溝の広幅部はそれに続く誘電体及び導体層で満た
される。平面化の後、溝の狭幅部の第１の導体層の露出
表面は、その上に接点を形成するためには十分に大き
く、第１の導体層の厚さの２倍の横幅を有する。同様
に、第２の導体層への接点領域は、溝の広幅部に形成さ
れる。それゆえに、溝型線形コンデンサ用の第１及び第
２の電極の形成は、マスクレスシーケンスで達成され
る。さらに、ほぼ同一平面上の接点領域を有する溝によ
って、従来の公知の方法による電極接点の形成が簡単に
なる。
サ構造の形成において、溝は第１の広幅部及びより横幅
の狭い狭幅部を有し、第１の導体層は溝の狭幅部を満た
し、第１の部分では溝内に空洞を残す。その溝の空洞部
に第２の誘電体層及び第２の導体層が満たされる。この
ように、異なって満たされた２つの溝領域が供給され、
溝の狭幅部は第１の導体層に対する接点領域として供給
され、溝の広幅部はそれに続く誘電体及び導体層で満た
される。平面化の後、溝の狭幅部の第１の導体層の露出
表面は、その上に接点を形成するためには十分に大き
く、第１の導体層の厚さの２倍の横幅を有する。同様
に、第２の導体層への接点領域は、溝の広幅部に形成さ
れる。それゆえに、溝型線形コンデンサ用の第１及び第
２の電極の形成は、マスクレスシーケンスで達成され
る。さらに、ほぼ同一平面上の接点領域を有する溝によ
って、従来の公知の方法による電極接点の形成が簡単に
なる。
【００１５】好ましくは、基板の平面表面は、化学機械
研磨（ＣＭＰ）防止材料を含み、平面化のステップは、
十分に平面化されたトポグラフィを供給するための化学
機械研磨を含む。一方、他の適当な平面化方法も使用す
ることができる。従って、同一平面上の接点領域は各導
体層に形成され、トポグラフィに関する問題は、その後
の処理ステップで減少する。
研磨（ＣＭＰ）防止材料を含み、平面化のステップは、
十分に平面化されたトポグラフィを供給するための化学
機械研磨を含む。一方、他の適当な平面化方法も使用す
ることができる。従って、同一平面上の接点領域は各導
体層に形成され、トポグラフィに関する問題は、その後
の処理ステップで減少する。
【００１６】本発明の他の見地によれば、集積回路用の
コンデンサ構造の電極を形成する方法が提供され、その
方法は、平面表面を有する基板を供給し、その面内に側
壁及び底部を持つ溝を形成し、その溝は第１の部分及び
より小さな横幅の狭幅部を有し、溝の側壁及び底部の上
に誘電体材料の一様な層を形成し、溝の誘電体層内に空
洞を残し、誘電体層上に一様な導体材料の層を供給し、
その導体層の厚さは溝の狭幅部を完全に満たし、溝の第
１の部分では完全には満されず空洞の部分を生じ、溝内
で次の層に少なくとも他の一様な誘電体層又は一様な導
体層を形成し、誘電体層、導体層及び基板の表面から上
に延びた次の一様な層を除去することによって構造を平
面化し、前記各層の表面を基板表面とほぼ同一平面上で
ある溝内で露出させ、これによって、各導体層は絶縁さ
れた複数の溝の一つを形成する。このように、複数の電
極を有するコンデンサを形成する際に、溝の第１の部分
内の空洞を部分的に満たした第２の誘電体層及び第２の
導体層を供給し、その構造の平面化前に、他の一様な絶
縁体層及び他の一様な導体材料が供給され、それによっ
て、溝内の空洞を満たし、第３の溝型絶縁電極を形成す
る。このように、付加のマスキング・ステップを用いる
ことなく、下側の一様な層によって形成される空洞内に
各一様な導体層を形成することによって溝内に複数の電
極が形成される。
コンデンサ構造の電極を形成する方法が提供され、その
方法は、平面表面を有する基板を供給し、その面内に側
壁及び底部を持つ溝を形成し、その溝は第１の部分及び
より小さな横幅の狭幅部を有し、溝の側壁及び底部の上
に誘電体材料の一様な層を形成し、溝の誘電体層内に空
洞を残し、誘電体層上に一様な導体材料の層を供給し、
その導体層の厚さは溝の狭幅部を完全に満たし、溝の第
１の部分では完全には満されず空洞の部分を生じ、溝内
で次の層に少なくとも他の一様な誘電体層又は一様な導
体層を形成し、誘電体層、導体層及び基板の表面から上
に延びた次の一様な層を除去することによって構造を平
面化し、前記各層の表面を基板表面とほぼ同一平面上で
ある溝内で露出させ、これによって、各導体層は絶縁さ
れた複数の溝の一つを形成する。このように、複数の電
極を有するコンデンサを形成する際に、溝の第１の部分
内の空洞を部分的に満たした第２の誘電体層及び第２の
導体層を供給し、その構造の平面化前に、他の一様な絶
縁体層及び他の一様な導体材料が供給され、それによっ
て、溝内の空洞を満たし、第３の溝型絶縁電極を形成す
る。このように、付加のマスキング・ステップを用いる
ことなく、下側の一様な層によって形成される空洞内に
各一様な導体層を形成することによって溝内に複数の電
極が形成される。
【００１７】本発明の他の見地によれば、集積回路用の
溝型線形コンデンサ構造の電極を形成する方法が提供さ
れ、その方法は、平面表面を有する基板を供給し、その
中に溝を形成し、その溝は側壁及び底部を有し、第１の
部分と横幅の狭い狭幅部を有する溝を形成し、この第１
の導体層は溝の狭幅部が第１の導体層で完全に満たされ
るように十分に厚く、前記空洞中の第１の導体層の上に
一様な第２の誘電体層を形成し、第２の誘電体層の上に
一様な第２の導体層を形成し、この第２の導体層は溝中
に残った空洞を満たすために十分な厚さがあり、基板の
平面表面上に延びた層を除去することによって構造を平
面化し、第１及び第２の導体層をほぼ同一平面上に露出
し、第１及び第２の導体層は、それによって、第１及び
第２の電極を絶縁する溝を供給し、溝の第１の部分の第
２の導体層及び狭幅部の第１の導体層の露出された表面
は、それにより、その上に電気接点を形成ための十分に
大きな平面領域を提供する。このように、２つの導電電
極を有する溝型線形コンデンサ構造の形成において、２
つの導電電極のどちらも半導体基板でなく、電極構造を
形成するためのマスキング・ステップが不要となり、従
って両方の導電電極に接触する領域がマスキング・ステ
ップを使用することなく供給される。ただ一つのフォト
喰刻（すなわち、フォトリソグラフィ）ステップのみが
溝をエッチングする領域を形成するためにのみ必要とさ
れる。
溝型線形コンデンサ構造の電極を形成する方法が提供さ
れ、その方法は、平面表面を有する基板を供給し、その
中に溝を形成し、その溝は側壁及び底部を有し、第１の
部分と横幅の狭い狭幅部を有する溝を形成し、この第１
の導体層は溝の狭幅部が第１の導体層で完全に満たされ
るように十分に厚く、前記空洞中の第１の導体層の上に
一様な第２の誘電体層を形成し、第２の誘電体層の上に
一様な第２の導体層を形成し、この第２の導体層は溝中
に残った空洞を満たすために十分な厚さがあり、基板の
平面表面上に延びた層を除去することによって構造を平
面化し、第１及び第２の導体層をほぼ同一平面上に露出
し、第１及び第２の導体層は、それによって、第１及び
第２の電極を絶縁する溝を供給し、溝の第１の部分の第
２の導体層及び狭幅部の第１の導体層の露出された表面
は、それにより、その上に電気接点を形成ための十分に
大きな平面領域を提供する。このように、２つの導電電
極を有する溝型線形コンデンサ構造の形成において、２
つの導電電極のどちらも半導体基板でなく、電極構造を
形成するためのマスキング・ステップが不要となり、従
って両方の導電電極に接触する領域がマスキング・ステ
ップを使用することなく供給される。ただ一つのフォト
喰刻（すなわち、フォトリソグラフィ）ステップのみが
溝をエッチングする領域を形成するためにのみ必要とさ
れる。
【００１８】好ましくは、保護層が基板上に供給され、
化学機械研磨によって表面層を除去し、各導体層上に露
出された同一平面上の領域を有する充分に平面化された
表面を提供し、第１及び第２の電極接点を形成する。
化学機械研磨によって表面層を除去し、各導体層上に露
出された同一平面上の領域を有する充分に平面化された
表面を提供し、第１及び第２の電極接点を形成する。
【００１９】本発明の他の見地によれば、集積回路用の
溝型コンデンサ構造が提供され、その構造は、基板が平
面表面を有し、その中に溝領域を形成し、その溝領域は
側壁及び底部を有し、その溝領域はさらに複数の一様な
層で満たされ、その基板は、溝の側壁及び底部の上の一
様な第１の誘電体層と、この第１の誘電体層の上の一様
な第１の導体層と、少くとも、溝内の第１の導体層上の
他の一様な誘電体層及びその上の一様な導体層とを有
し、この導体層及び誘電体層の各々は、基板表面とほぼ
同一平面である平面表面領域を有し、この各導体層の平
面表面領域はその上に電気接点を形成するに十分に大き
く、それによって、導体層は溝領域内で誘電体層間で互
いに絶縁された電極を形成する。
溝型コンデンサ構造が提供され、その構造は、基板が平
面表面を有し、その中に溝領域を形成し、その溝領域は
側壁及び底部を有し、その溝領域はさらに複数の一様な
層で満たされ、その基板は、溝の側壁及び底部の上の一
様な第１の誘電体層と、この第１の誘電体層の上の一様
な第１の導体層と、少くとも、溝内の第１の導体層上の
他の一様な誘電体層及びその上の一様な導体層とを有
し、この導体層及び誘電体層の各々は、基板表面とほぼ
同一平面である平面表面領域を有し、この各導体層の平
面表面領域はその上に電気接点を形成するに十分に大き
く、それによって、導体層は溝領域内で誘電体層間で互
いに絶縁された電極を形成する。
【００２０】本発明の他の見地によれば、集積回路用の
溝型線形コンデンサ構造が提供され、その構造は、基板
が平面表面を有し、その中に溝領域を形成し、その溝領
域は側壁及び底部を有し、さらに層で満たされ、その基
板は、溝の側壁及び底部の上の一様な第１の誘電体層
と、この第１の誘電体層の上の一様な第１の導体層と、
第１の導体層の上の一様な第２の誘電体層とを有し、こ
の第１及び第２の導体層並びに第１及び第２の誘電体層
の各々は、基板表面とほぼ同一平面である平面表面を有
し、この第１及び第２の各導体層の平面表面はその上に
電気接点を形成するに十分に大きく、それによって、第
１及び第２の導体層は溝領域内で第２の誘電体層間で互
いに絶縁された第１及び第２の電極を形成することを特
徴とする溝型コンデンサの電極構造。
溝型線形コンデンサ構造が提供され、その構造は、基板
が平面表面を有し、その中に溝領域を形成し、その溝領
域は側壁及び底部を有し、さらに層で満たされ、その基
板は、溝の側壁及び底部の上の一様な第１の誘電体層
と、この第１の誘電体層の上の一様な第１の導体層と、
第１の導体層の上の一様な第２の誘電体層とを有し、こ
の第１及び第２の導体層並びに第１及び第２の誘電体層
の各々は、基板表面とほぼ同一平面である平面表面を有
し、この第１及び第２の各導体層の平面表面はその上に
電気接点を形成するに十分に大きく、それによって、第
１及び第２の導体層は溝領域内で第２の誘電体層間で互
いに絶縁された第１及び第２の電極を形成することを特
徴とする溝型コンデンサの電極構造。
【００２１】好ましくは、２つの電極を有する線形の溝
型コンデンサ構造において、この溝領域は第１の広幅部
及びより小さい横幅を有する狭幅部を有し、この溝の狭
幅部は、第１の誘電体層及び第１の導体層のみを含む層
によって満たされ、この溝のより広い第１の広幅部は、
同様に第２の導体層及びその下の第１の誘電体層で満た
される。このように、この溝の２つの部分は別々に満た
され、平面化された表面は、従来の公知の方法によっ
て、十分に大きい同一平面上の接点領域を形成し、第１
及び第２の電極の接点を供給する。第１の電極の接点
は、溝の狭幅部部に形成され、第２の電極の接点領域
は、溝の第１の部分に形成される。
型コンデンサ構造において、この溝領域は第１の広幅部
及びより小さい横幅を有する狭幅部を有し、この溝の狭
幅部は、第１の誘電体層及び第１の導体層のみを含む層
によって満たされ、この溝のより広い第１の広幅部は、
同様に第２の導体層及びその下の第１の誘電体層で満た
される。このように、この溝の２つの部分は別々に満た
され、平面化された表面は、従来の公知の方法によっ
て、十分に大きい同一平面上の接点領域を形成し、第１
及び第２の電極の接点を供給する。第１の電極の接点
は、溝の狭幅部部に形成され、第２の電極の接点領域
は、溝の第１の部分に形成される。
【００２２】このように、本発明は集積回路用のコンデ
ンサ構造の溝型絶縁電極を形成する方法、溝型線形コン
デンサの電極を形成する方法、コンデンサ構造、及びフ
ォトエッチング又は少ない数のマスキング・ステップを
使用する溝型線形コンデンサ構造を提供する。
ンサ構造の溝型絶縁電極を形成する方法、溝型線形コン
デンサの電極を形成する方法、コンデンサ構造、及びフ
ォトエッチング又は少ない数のマスキング・ステップを
使用する溝型線形コンデンサ構造を提供する。
【００２３】
【作用】本発明の方法は、ＣＭＯＳ及びバイポーラＣＭ
ＯＳプロセスにも使用できる。従来のフォトエッチング
・ステップ及び異方性エッチングによって基板中に溝を
形成した後、第１の誘電体層の次の一様な層、第１の導
体層、次の一様な誘電体層及び一様な導体層は、この溝
を満たすために堆積される。その結果、この構造は，好
ましくは，化学機械研摩によって平面化され、十分に平
面化されたトポグラフィを提供する。各導体層は電極を
形成する。各導体層の同一平面上の領域は溝内で露出さ
れ、電極接点を形成する。好ましくは、この溝は広幅部
と小さい横幅の狭幅部を有する。この溝の狭幅部は、第
１の導体層によって満たされ、平面化後に第１の電極に
接点を形成するためには十分に大きな領域が形成され
る。第２の電極の接点は、溝の第１の部分に形成され
る。このように、溝型コンデンサに対する複数の電極
が、マスクレスプロセスによって形成される。
ＯＳプロセスにも使用できる。従来のフォトエッチング
・ステップ及び異方性エッチングによって基板中に溝を
形成した後、第１の誘電体層の次の一様な層、第１の導
体層、次の一様な誘電体層及び一様な導体層は、この溝
を満たすために堆積される。その結果、この構造は，好
ましくは，化学機械研摩によって平面化され、十分に平
面化されたトポグラフィを提供する。各導体層は電極を
形成する。各導体層の同一平面上の領域は溝内で露出さ
れ、電極接点を形成する。好ましくは、この溝は広幅部
と小さい横幅の狭幅部を有する。この溝の狭幅部は、第
１の導体層によって満たされ、平面化後に第１の電極に
接点を形成するためには十分に大きな領域が形成され
る。第２の電極の接点は、溝の第１の部分に形成され
る。このように、溝型コンデンサに対する複数の電極
が、マスクレスプロセスによって形成される。
【００２４】
【実施例】（実施例１）図３〜図８は本発明の第１の実
施例のプロセスによって製造された溝型コンデンサ構造
を示す図である。本発明の第１の実施例により形成され
た集積回路用の溝型線形コンデンサ構造５５を図８に示
す。図３〜図８において、６０は集積回路の基板を形成
するシリコン・ウエハを示す。例えば、シリコン窒素化
合物を含む第１のマスク層６２のコーティングは、化学
機械研磨停止層として機能するように堆積される。その
後、第２のマスク層６４（例えば、二酸化シリコン）の
コーティングがその上に成長又は堆積によって形成され
（図３（ｂ））、この第２のマスク層６４は溝エッチン
グマスクとして機能する。２つのマスク層６２及び６４
はフォトリソグラフィによってパターン化され、公知の
方法によって図３（ｃ）に示すよう削られ、基板６０の
底部の表面の選択された範囲６６を露光しエッチングに
よって溝７０を形成する。
施例のプロセスによって製造された溝型コンデンサ構造
を示す図である。本発明の第１の実施例により形成され
た集積回路用の溝型線形コンデンサ構造５５を図８に示
す。図３〜図８において、６０は集積回路の基板を形成
するシリコン・ウエハを示す。例えば、シリコン窒素化
合物を含む第１のマスク層６２のコーティングは、化学
機械研磨停止層として機能するように堆積される。その
後、第２のマスク層６４（例えば、二酸化シリコン）の
コーティングがその上に成長又は堆積によって形成され
（図３（ｂ））、この第２のマスク層６４は溝エッチン
グマスクとして機能する。２つのマスク層６２及び６４
はフォトリソグラフィによってパターン化され、公知の
方法によって図３（ｃ）に示すよう削られ、基板６０の
底部の表面の選択された範囲６６を露光しエッチングに
よって溝７０を形成する。
【００２５】図３に示すように、領域６６上面図から、
溝７０は第１の広幅部７２及び第２の狭幅部７４を有す
る。広幅部７２及び狭幅部７４の横方向の寸法は溝型コ
ンデンサ５５の静電容量に影響するパラメータである。
基板６０の選択された領域６６は、公知の異方性エッチ
ング法によってエッチングされ、適切な深さの急な側面
を有する溝７０が形成される（図４）。一例として、溝
は、ＣＢｒＦ3によって発生されたプラズマ中でシリコ
ン・ウエハ基板の反応イオンエッチングを含む公知の異
方性エッチングによって形成される。溝の長さ及び深さ
は、必要な静電容量値に従って選択される。溝の横方向
の幅は、この溝に堆積されるべき誘電体層及び導体層の
各選択された厚さに適応させるために十分な幅を有する
ように選択される。その一例は、第１の広幅部７２の幅
は３．５ミクロンであり、狭幅部７４の幅は１．５ミク
ロン（図４参照）である。
溝７０は第１の広幅部７２及び第２の狭幅部７４を有す
る。広幅部７２及び狭幅部７４の横方向の寸法は溝型コ
ンデンサ５５の静電容量に影響するパラメータである。
基板６０の選択された領域６６は、公知の異方性エッチ
ング法によってエッチングされ、適切な深さの急な側面
を有する溝７０が形成される（図４）。一例として、溝
は、ＣＢｒＦ3によって発生されたプラズマ中でシリコ
ン・ウエハ基板の反応イオンエッチングを含む公知の異
方性エッチングによって形成される。溝の長さ及び深さ
は、必要な静電容量値に従って選択される。溝の横方向
の幅は、この溝に堆積されるべき誘電体層及び導体層の
各選択された厚さに適応させるために十分な幅を有する
ように選択される。その一例は、第１の広幅部７２の幅
は３．５ミクロンであり、狭幅部７４の幅は１．５ミク
ロン（図４参照）である。
【００２６】急な側面を有する溝７０の形成後、この溝
はＨＦ溶液において洗浄され、同時に、残りの二酸化シ
リコン６４の溝エッチングマスクは除去され、溝のまわ
りのすべてのウエハ表面上に露出した窒化シリコン層６
２のみが残る。第１の誘電体層７８は、例えば、４００
ｎｍの厚さの二酸化シリコンであり、成長又は堆積によ
って一様に形成され、溝７０の側壁７３及び底７５と並
び、溝のまわりの窒素化合物層６２の表面上に延びる
（図５）。第１の導体層８２は、例えば、導電ポリシリ
コン層であり、公知のＬＰＣＶＤ（低圧力ＣＶＤ）法に
よって基板上に一様に堆積される。ポリシリコン層８２
の厚さは、図５（ｂ）の横断面で示すように、溝７０の
狭幅部７４の周囲を完全に満たすように選択される。こ
の溝の広幅部７２は、図５（ｃ）で示すように、空洞７
１の部分が部分的に充填されずに残る。この例では、導
体層８２は、３５０ｎｍの厚さであり、典型的にはリン
又はボロンをドープしたポリシリコンが使用される。第
１のポリシリコンの導体層８２は、例えば、現場（in s
itu）ドーピングを用いた従来のポリシリコンＣＶＤ法
によって形成される。
はＨＦ溶液において洗浄され、同時に、残りの二酸化シ
リコン６４の溝エッチングマスクは除去され、溝のまわ
りのすべてのウエハ表面上に露出した窒化シリコン層６
２のみが残る。第１の誘電体層７８は、例えば、４００
ｎｍの厚さの二酸化シリコンであり、成長又は堆積によ
って一様に形成され、溝７０の側壁７３及び底７５と並
び、溝のまわりの窒素化合物層６２の表面上に延びる
（図５）。第１の導体層８２は、例えば、導電ポリシリ
コン層であり、公知のＬＰＣＶＤ（低圧力ＣＶＤ）法に
よって基板上に一様に堆積される。ポリシリコン層８２
の厚さは、図５（ｂ）の横断面で示すように、溝７０の
狭幅部７４の周囲を完全に満たすように選択される。こ
の溝の広幅部７２は、図５（ｃ）で示すように、空洞７
１の部分が部分的に充填されずに残る。この例では、導
体層８２は、３５０ｎｍの厚さであり、典型的にはリン
又はボロンをドープしたポリシリコンが使用される。第
１のポリシリコンの導体層８２は、例えば、現場（in s
itu）ドーピングを用いた従来のポリシリコンＣＶＤ法
によって形成される。
【００２７】第１のポリシリコン層８２の堆積の後、第
２の誘電体層８８は、成長又は堆積により一様に全体に
形成される（図６参照）。第２の誘電体８８は、一以上
の電気的な絶縁材料で構成され、コンデンサ誘電体を形
成する。その一例は、公知の方法によって９５０゜Ｃで
熱的に成長された３０ｎｍの厚さの二酸化シリコンが使
用される。第２の導体層９０は、例えば、ドープされた
ポリシリコンであり、誘電体層８８の上に一様に堆積さ
れる。第２の導体層９０は、溝７０の広幅部７２中の残
りの空洞を完全に満たすように形成される。一様なポリ
シリコン層９０は、溝７０の中心近くに凹部９２を残
す。この凹部９２の輪郭は、堆積の厚さ及び溝幅に依存
する。従って、狭幅部７４は、第１の誘電体層７８及び
第１の導体層８２によって満たされる（図６（ｂ））。
広幅部７２は、誘電体層７８及び８８及び導体層８２及
び９０で満たされる（図６（ｃ））。
２の誘電体層８８は、成長又は堆積により一様に全体に
形成される（図６参照）。第２の誘電体８８は、一以上
の電気的な絶縁材料で構成され、コンデンサ誘電体を形
成する。その一例は、公知の方法によって９５０゜Ｃで
熱的に成長された３０ｎｍの厚さの二酸化シリコンが使
用される。第２の導体層９０は、例えば、ドープされた
ポリシリコンであり、誘電体層８８の上に一様に堆積さ
れる。第２の導体層９０は、溝７０の広幅部７２中の残
りの空洞を完全に満たすように形成される。一様なポリ
シリコン層９０は、溝７０の中心近くに凹部９２を残
す。この凹部９２の輪郭は、堆積の厚さ及び溝幅に依存
する。従って、狭幅部７４は、第１の誘電体層７８及び
第１の導体層８２によって満たされる（図６（ｂ））。
広幅部７２は、誘電体層７８及び８８及び導体層８２及
び９０で満たされる（図６（ｃ））。
【００２８】この例では、溝の広幅部７２の横幅は、導
電ポリシリコン及び酸化物誘電体層を組み合わせた厚さ
の合計の２倍の広さを有し、狭幅部７４の横幅は、第１
の導電ポリシリコン層８２及び第１の酸化物誘電体層７
８を組み合わせた厚さの合計の２倍より広くない。第１
及び第２の誘電体層は、溝内で第１及び第２の導電電極
を絶縁し、これらの層７８、８８、８２及び９０は、溝
７０の周囲の基板６０上のシリコン窒素化合物層６２の
平面表面の上に延びている。
電ポリシリコン及び酸化物誘電体層を組み合わせた厚さ
の合計の２倍の広さを有し、狭幅部７４の横幅は、第１
の導電ポリシリコン層８２及び第１の酸化物誘電体層７
８を組み合わせた厚さの合計の２倍より広くない。第１
及び第２の誘電体層は、溝内で第１及び第２の導電電極
を絶縁し、これらの層７８、８８、８２及び９０は、溝
７０の周囲の基板６０上のシリコン窒素化合物層６２の
平面表面の上に延びている。
【００２９】この構造は、その後、層９０、８８の、８
２の及び７８の各層の材料を除去することによって平面
化され、窒化シリコン（図７）の保護層６２が表面の上
に形成される。従って、誘電体層及び導体層９０、８
８、８２及び７８の各表面は、シリコン窒素化合物表面
層とほぼ同一平面に加工される（図７（ｂ）、図７
（ｃ）））。第１の導電ポリシリコン層８２は、線型コ
ンデンサ５５の底電極を形成する（図８）。この溝の狭
幅部７４は第１のポリシリコン層８２で完全に満たさ
れ、その上に底電極８２に接点を形成するために十分に
大きい表面断面領域９７を供給する。上部電極への接点
の形成する領域９５は、溝の第１の領域７２中の第２の
ポリシリコン層９０上に露出した表面として表れる（図
８）。
２の及び７８の各層の材料を除去することによって平面
化され、窒化シリコン（図７）の保護層６２が表面の上
に形成される。従って、誘電体層及び導体層９０、８
８、８２及び７８の各表面は、シリコン窒素化合物表面
層とほぼ同一平面に加工される（図７（ｂ）、図７
（ｃ）））。第１の導電ポリシリコン層８２は、線型コ
ンデンサ５５の底電極を形成する（図８）。この溝の狭
幅部７４は第１のポリシリコン層８２で完全に満たさ
れ、その上に底電極８２に接点を形成するために十分に
大きい表面断面領域９７を供給する。上部電極への接点
の形成する領域９５は、溝の第１の領域７２中の第２の
ポリシリコン層９０上に露出した表面として表れる（図
８）。
【００３０】化学機械研磨によって表面層が除去され、
表面は平面化される。例えば、市販のシリコンベースス
ラリの化学機械研磨溶液を使用して、ポリシリコン層８
２及び９０及び二酸化シリコン層７８及び８８を窒化シ
リコン６２のマスク層のとこらまで選択的に除去する。
窒化シリコン６２は、エッチングを停止させるためのエ
ッチング停止保護層として機能するために比較的硬いも
のである。その結果、表面は窒化シリコンの薄い層の表
面レベルに平面化される（図７）。
表面は平面化される。例えば、市販のシリコンベースス
ラリの化学機械研磨溶液を使用して、ポリシリコン層８
２及び９０及び二酸化シリコン層７８及び８８を窒化シ
リコン６２のマスク層のとこらまで選択的に除去する。
窒化シリコン６２は、エッチングを停止させるためのエ
ッチング停止保護層として機能するために比較的硬いも
のである。その結果、表面は窒化シリコンの薄い層の表
面レベルに平面化される（図７）。
【００３１】図７（ａ）、図７（ｂ）及び図７（ｃ）
は、上部及び底電極と接続するための導体層の領域９９
を含むコンデンサ構造の平面図及び横断面図を示す。溝
の広幅部７２は、線形のコンデンサ５５の上部電極を形
成する中央領域の導体材料９０を有する。図７（ａ）の
平面図において、上部電極９０は、コンデンサを形成す
る誘電体層８８のリングに囲まれ、導体層８２のリング
はコンデンサの底電極を形成する。広幅部において、層
８２は誘電体層７８によって基板６０から絶縁される
（図７（ｃ））。狭幅部においては、溝は導体層８２の
領域のみを含み、誘電体層７８によって基板から絶縁さ
れる（図７（ｂ））。なお、同一平面上の領域９９にお
ける電気接点は、従来の公知の方法の処理ステップによ
って形成される。
は、上部及び底電極と接続するための導体層の領域９９
を含むコンデンサ構造の平面図及び横断面図を示す。溝
の広幅部７２は、線形のコンデンサ５５の上部電極を形
成する中央領域の導体材料９０を有する。図７（ａ）の
平面図において、上部電極９０は、コンデンサを形成す
る誘電体層８８のリングに囲まれ、導体層８２のリング
はコンデンサの底電極を形成する。広幅部において、層
８２は誘電体層７８によって基板６０から絶縁される
（図７（ｃ））。狭幅部においては、溝は導体層８２の
領域のみを含み、誘電体層７８によって基板から絶縁さ
れる（図７（ｂ））。なお、同一平面上の領域９９にお
ける電気接点は、従来の公知の方法の処理ステップによ
って形成される。
【００３２】本発明の方法によれば、フォトリソグラフ
ィマスクを必要としないで、溝型線形のコンデンサの２
つの電極が形成できる。各電極は、誘電体の一様な層に
よって絶縁されたポリシリコンの一様な層から形成され
る。従って、各一様な層は溝領域内に整列し、各電極に
対するマスキング・ステップは必要でなくなる。溝絶縁
電極は、マスクレスプロセスによって形成され、その処
理ステップ数は減少する。各電極に接点を形成する同一
平面上の領域はこの基板の表面の平らな面上に形成さ
れ、導体層及び誘電体層の各々を平面化するために、た
だ一つの平面化ステップが使用される。０．５ミクロン
程度の小さな幾何学的配置における後続の処理ステップ
においては、装置のプロセスは平面化されたトポグラフ
ィによって簡単になる。この実施例の方法は、ＣＭＯＳ
及びＢｉＣＭＯＳ技術における溝絶縁を使用するバイポ
―ラ及びＭＯＳプロセスにも使用できる。
ィマスクを必要としないで、溝型線形のコンデンサの２
つの電極が形成できる。各電極は、誘電体の一様な層に
よって絶縁されたポリシリコンの一様な層から形成され
る。従って、各一様な層は溝領域内に整列し、各電極に
対するマスキング・ステップは必要でなくなる。溝絶縁
電極は、マスクレスプロセスによって形成され、その処
理ステップ数は減少する。各電極に接点を形成する同一
平面上の領域はこの基板の表面の平らな面上に形成さ
れ、導体層及び誘電体層の各々を平面化するために、た
だ一つの平面化ステップが使用される。０．５ミクロン
程度の小さな幾何学的配置における後続の処理ステップ
においては、装置のプロセスは平面化されたトポグラフ
ィによって簡単になる。この実施例の方法は、ＣＭＯＳ
及びＢｉＣＭＯＳ技術における溝絶縁を使用するバイポ
―ラ及びＭＯＳプロセスにも使用できる。
【００３３】（実施例２）図９は、本発明の第２の実施
例によるコンデンサの分割構造１２０を示す。図９にお
いて、１００から増加する番号は、図３〜図８の第１の
実施例における１００を除いた同様の番号に対応する要
素を示す。図９（ａ）の平面図において、コンデンサの
分割構造１２０は２つの同様の広幅部１７１の及び１７
２を含む。従って、第２の実施例のコンデンサ構造は、
２つの広幅部１７１及び１７２間に延びた狭幅部１７４
を通して結合された第１の実施例の２つの各コンデンサ
構造と同様である。図９（ｂ）及び図９（ｃ）に示され
るように、広幅部１７１及び狭幅部１７４の断面構造
は、第１の実施例のコンデンサの２つの横断面と同様で
ある（図７（ｂ）、７（ｃ））。
例によるコンデンサの分割構造１２０を示す。図９にお
いて、１００から増加する番号は、図３〜図８の第１の
実施例における１００を除いた同様の番号に対応する要
素を示す。図９（ａ）の平面図において、コンデンサの
分割構造１２０は２つの同様の広幅部１７１の及び１７
２を含む。従って、第２の実施例のコンデンサ構造は、
２つの広幅部１７１及び１７２間に延びた狭幅部１７４
を通して結合された第１の実施例の２つの各コンデンサ
構造と同様である。図９（ｂ）及び図９（ｃ）に示され
るように、広幅部１７１及び狭幅部１７４の断面構造
は、第１の実施例のコンデンサの２つの横断面と同様で
ある（図７（ｂ）、７（ｃ））。
【００３４】第１及び第２の実施例のコンデンサ構造の
要素が同一であることから、狭幅部１７４によって接続
れた広幅部１７１及び１７２をし適切に形成された溝を
形成しした後に、第２の実施例のコンデンサ分割構造
は、第１の実施例のコンデンサと同様のプロセスシーケ
ンスによって製造される。溝１７０は一様な第１の誘電
体層１７８、一様な第１の導電ポリシリコン層１８２を
有する。この第１の導電ポリシリコン層１８２は、狭幅
部７４では全体に満たされ、広幅部１７１及び１７２で
は空洞部を残して満たされる。その後、各広幅部１７１
及び１７２の残りの空洞に一様な第２の誘電体層１８８
及び一様な第２のポリシリコン層１９０が形成される。
第２のポリシリコン層１９０は導電電極となる。従っ
て、３つの電極構造がマスクレス方法によって形成され
る。
要素が同一であることから、狭幅部１７４によって接続
れた広幅部１７１及び１７２をし適切に形成された溝を
形成しした後に、第２の実施例のコンデンサ分割構造
は、第１の実施例のコンデンサと同様のプロセスシーケ
ンスによって製造される。溝１７０は一様な第１の誘電
体層１７８、一様な第１の導電ポリシリコン層１８２を
有する。この第１の導電ポリシリコン層１８２は、狭幅
部７４では全体に満たされ、広幅部１７１及び１７２で
は空洞部を残して満たされる。その後、各広幅部１７１
及び１７２の残りの空洞に一様な第２の誘電体層１８８
及び一様な第２のポリシリコン層１９０が形成される。
第２のポリシリコン層１９０は導電電極となる。従っ
て、３つの電極構造がマスクレス方法によって形成され
る。
【００３５】（実施例３）図１０は、本発明の第３の実
施例によるバイアス又は接地された絶縁電極構造１３０
の平面図及び横断面図を示す。図１０（ａ）に示される
ように、この構造は３つの電極を有する。図１０（ａ）
において、溝２７０は、狭幅部２７４、中幅部２７３及
び広幅部２７２を含むステップ構造を有する。狭幅部２
７４及び中幅部２７３の横断面において（図１０
（ｂ）、図１０（ｃ））、この構造は、第１の実施例
（図７（ｂ）、図７（ｃ））のコンデンサ構造の狭幅部
７４及び広幅部７２のそれぞれと同様である。
施例によるバイアス又は接地された絶縁電極構造１３０
の平面図及び横断面図を示す。図１０（ａ）に示される
ように、この構造は３つの電極を有する。図１０（ａ）
において、溝２７０は、狭幅部２７４、中幅部２７３及
び広幅部２７２を含むステップ構造を有する。狭幅部２
７４及び中幅部２７３の横断面において（図１０
（ｂ）、図１０（ｃ））、この構造は、第１の実施例
（図７（ｂ）、図７（ｃ））のコンデンサ構造の狭幅部
７４及び広幅部７２のそれぞれと同様である。
【００３６】構造１３０は、第１及び第２の実施例の処
理ステップと同様のシーケンスによって形成される（図
１０）。すなわち、上述したように、ステップ溝をエッ
チングした後、第１の誘電体２７８の一様な層、第１の
導体層２８２、第２の誘電体２８８が形成される。その
後、第２の導体層２９０の堆積の後、この溝の広幅部２
７２の中に空洞を形成する。その後、第３の薄い誘電体
２９８の一様な層がこの溝の広幅部２７２中の空洞に堆
積され、一様な第３の導体層、すなわち、導電ポリシリ
コン２９２の導体層が溝の広幅部２７２を満たすために
堆積される。
理ステップと同様のシーケンスによって形成される（図
１０）。すなわち、上述したように、ステップ溝をエッ
チングした後、第１の誘電体２７８の一様な層、第１の
導体層２８２、第２の誘電体２８８が形成される。その
後、第２の導体層２９０の堆積の後、この溝の広幅部２
７２の中に空洞を形成する。その後、第３の薄い誘電体
２９８の一様な層がこの溝の広幅部２７２中の空洞に堆
積され、一様な第３の導体層、すなわち、導電ポリシリ
コン２９２の導体層が溝の広幅部２７２を満たすために
堆積される。
【００３７】化学機械研磨の公知の方法によって、構造
を平面化した後、広幅部２７２の横断面は図１０（ｄ）
で示すように形成される。この構造は、例えば、図１１
（ａ）に示すような等価回路の絶縁電極として機能し、
又は、図１１（ｂ）に示されるメモリ・コンデンサ（Ｒ
ＡＭ、ＲＯＭ、ＥＰＲＯＭ）を読み書きするための電極
として機能する。このように、３電極コンデンサ構造は
マスクレス法によって形成され、フォトリソグラフィの
プロセスは溝を形成するためにのみ必要となる。
を平面化した後、広幅部２７２の横断面は図１０（ｄ）
で示すように形成される。この構造は、例えば、図１１
（ａ）に示すような等価回路の絶縁電極として機能し、
又は、図１１（ｂ）に示されるメモリ・コンデンサ（Ｒ
ＡＭ、ＲＯＭ、ＥＰＲＯＭ）を読み書きするための電極
として機能する。このように、３電極コンデンサ構造は
マスクレス法によって形成され、フォトリソグラフィの
プロセスは溝を形成するためにのみ必要となる。
【００３８】コンデンサ及び他の集積回路装置における
複数の電極を有する他の溝構造は、この実施例のプロセ
スを修正又は変更することによって、本発明の範囲内で
形成できることは、上述の実施例から明白である。この
溝を満す各層は一様であるので、各電極及び各電極間誘
電体層はこの溝内で調整され、これらの各電極構造は溝
の幾何学的配置に依存する。フォトリソグラフィのステ
ップは、各電極を形成するためには要求されない。この
ため、複数の導体層及び誘電体層が溝に満たされた後に
一つの平面化のステップを行えばよい。従って、複合ア
ナログＢｉＣＭＯＳプロセスに使用されるマスク・レベ
ルの数は減少する。さらに、このプロセスは、ウエハに
平面性を保持しながら、処理の初めの段階でコンデンサ
を形成できる。
複数の電極を有する他の溝構造は、この実施例のプロセ
スを修正又は変更することによって、本発明の範囲内で
形成できることは、上述の実施例から明白である。この
溝を満す各層は一様であるので、各電極及び各電極間誘
電体層はこの溝内で調整され、これらの各電極構造は溝
の幾何学的配置に依存する。フォトリソグラフィのステ
ップは、各電極を形成するためには要求されない。この
ため、複数の導体層及び誘電体層が溝に満たされた後に
一つの平面化のステップを行えばよい。従って、複合ア
ナログＢｉＣＭＯＳプロセスに使用されるマスク・レベ
ルの数は減少する。さらに、このプロセスは、ウエハに
平面性を保持しながら、処理の初めの段階でコンデンサ
を形成できる。
【００３９】本発明の実施例の変形された実施例におい
て、二酸化シリコンの誘電体層が堆積後の熱酸化によっ
て形成される。これに対して、他の公知の絶縁材料は、
例えば、公知の酸化法によって形成されたシリコン窒素
化合物層又はシリコン・オキシニトライド層のようなＣ
ＶＤ二酸化シリコン、熱酸化又はＯＮＯ（オキシニトラ
イド・オキサイド）プロセス、又はタンタル・ペントオ
キサイドのような金属酸化物の代わりに使用される。
て、二酸化シリコンの誘電体層が堆積後の熱酸化によっ
て形成される。これに対して、他の公知の絶縁材料は、
例えば、公知の酸化法によって形成されたシリコン窒素
化合物層又はシリコン・オキシニトライド層のようなＣ
ＶＤ二酸化シリコン、熱酸化又はＯＮＯ（オキシニトラ
イド・オキサイド）プロセス、又はタンタル・ペントオ
キサイドのような金属酸化物の代わりに使用される。
【００４０】一方、ドーパントのイオン注入の後に、ポ
リシリコンを堆積することによって必要な固有抵抗を有
する導電ポリシリコン層が形成される。電極を形成する
ために使用される他の導体材料は、堆積によって一様な
層を形成できる金属、例えば、ＣＶＤタングステンを含
む。また、適当な誘電体層を形成するタングステン酸化
物がタングステンの高圧力酸化によって供給できる。
リシリコンを堆積することによって必要な固有抵抗を有
する導電ポリシリコン層が形成される。電極を形成する
ために使用される他の導体材料は、堆積によって一様な
層を形成できる金属、例えば、ＣＶＤタングステンを含
む。また、適当な誘電体層を形成するタングステン酸化
物がタングステンの高圧力酸化によって供給できる。
【００４１】これに対して、化学機械研磨停止層は、他
のハード研磨防止材料（例えば、シリコン・カーバイ
ド）を含む。研磨停止材料は導体層又は絶縁層より研磨
防止の効果が大きくなければならないので、導体材料が
ハード金属、例えば、タングステンの場合は、シリコン
・カーバイドが有利である。
のハード研磨防止材料（例えば、シリコン・カーバイ
ド）を含む。研磨停止材料は導体層又は絶縁層より研磨
防止の効果が大きくなければならないので、導体材料が
ハード金属、例えば、タングステンの場合は、シリコン
・カーバイドが有利である。
【００４２】平面化のために、従来の他のエッチング除
去法、例えば、反応イオンエッチングが使用される。し
かしながら、化学機械研磨による平面化は、充分に平面
化された表面トポグラフィを提供する際に特に有利であ
る。その後、同一平面上の２以上の電極接点は、後続の
プロセスを簡単にし、準ミリ（例えば、０．５ミクロン
以下）技術の導体構造間接続を形成するフォト触刻及び
エッチングに関するトポグラフィを減少させる。
去法、例えば、反応イオンエッチングが使用される。し
かしながら、化学機械研磨による平面化は、充分に平面
化された表面トポグラフィを提供する際に特に有利であ
る。その後、同一平面上の２以上の電極接点は、後続の
プロセスを簡単にし、準ミリ（例えば、０．５ミクロン
以下）技術の導体構造間接続を形成するフォト触刻及び
エッチングに関するトポグラフィを減少させる。
【００４３】
【発明の効果】本発明においては、フォトリソグラフィ
のステップは、各電極を形成するためには要求されな
い。このため、複数の導体層及び誘電体層が溝に満たさ
れた後に一つの平面化のステップを行えばよい。従っ
て、使用されるマスク・レベルの数は減少する。
のステップは、各電極を形成するためには要求されな
い。このため、複数の導体層及び誘電体層が溝に満たさ
れた後に一つの平面化のステップを行えばよい。従っ
て、使用されるマスク・レベルの数は減少する。
【図１】従来のＤＲＡＭ用ポリシリコン−シリコン基板
型の溝型コンデンサを示す。
型の溝型コンデンサを示す。
【図２】従来のＤＲＡＭ用ポリシリコン−ポリシリコン
型の溝型コンデンサを示す。
型の溝型コンデンサを示す。
【図３】（ａ）は本発明の第１の実施例による溝型線形
コンデンサ構造の平面図を示す。 （ｂ）、（ｃ）はそ
れぞれ（ａ）の線３Ａ−３Ａ及び線３Ｂ−３Ｂにおける
断面図である。
コンデンサ構造の平面図を示す。 （ｂ）、（ｃ）はそ
れぞれ（ａ）の線３Ａ−３Ａ及び線３Ｂ−３Ｂにおける
断面図である。
【図４】（ａ）は図３の溝型コンデンサの製造プロセス
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
４Ａ−４Ａ及び線４Ｂ−４Ｂにおける断面図である。
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
４Ａ−４Ａ及び線４Ｂ−４Ｂにおける断面図である。
【図５】（ａ）は図３の溝型コンデンサの製造プロセス
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
５Ａ−５Ａ及び線５Ｂ−５Ｂにおける断面図である。
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
５Ａ−５Ａ及び線５Ｂ−５Ｂにおける断面図である。
【図６】（ａ）は図３の溝型コンデンサの製造プロセス
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
６Ａ−６Ａ及び線６Ｂ−６Ｂにおける断面図である。
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
６Ａ−６Ａ及び線６Ｂ−６Ｂにおける断面図である。
【図７】（ａ）は図３の溝型コンデンサの製造プロセス
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
７Ａ−７Ａ及び線７Ｂ−７Ｂにおける断面図である。
を示す図である。（ｂ）、（ｃ）はそれぞれ（ａ）の線
７Ａ−７Ａ及び線７Ｂ−７Ｂにおける断面図である。
【図８】本発明の第１の実施例の最終構造の溝コンデン
サの断面斜視図である。
サの断面斜視図である。
【図９】（ａ）は本発明の第２の実施例によるコンデン
サ分割構造を示す。（ｂ）、（ｃ）はそれぞれ（ａ）の
線８Ａ−８Ａ及び線８Ｂ−８Ｂにおける断面図である。
（ｄ）はその等価回路を示す図である。
サ分割構造を示す。（ｂ）、（ｃ）はそれぞれ（ａ）の
線８Ａ−８Ａ及び線８Ｂ−８Ｂにおける断面図である。
（ｄ）はその等価回路を示す図である。
【図１０】（ａ）は本発明の第３の実施例によるコンデ
ンサ構造を示す平面図である。（ｂ）、（ｃ）及び
（ｄ）はそれぞれ線９Ａ−９Ａ、線９Ｂ−９Ｂ及び線９
Ｃ−９Ｃにおける断面図である。
ンサ構造を示す平面図である。（ｂ）、（ｃ）及び
（ｄ）はそれぞれ線９Ａ−９Ａ、線９Ｂ−９Ｂ及び線９
Ｃ−９Ｃにおける断面図である。
【図１１】（ａ）は本発明の第３の実施例によるコンデ
ンサ構造の等価回路を示す図である。（ｂ）は本発明の
第３の実施例による構造のメモリ・コンデンサの等価回
路を示す図である。
ンサ構造の等価回路を示す図である。（ｂ）は本発明の
第３の実施例による構造のメモリ・コンデンサの等価回
路を示す図である。
５５ 溝型線形コンデンサ構造 ６０ シリコン・ウエハ ６２ 第１のマスク層 ６４ 第２のマスク層 ７０ 溝 ７１ 空洞 ７２ 広幅部 ７３ 側壁 ７４ 狭幅部 ７５ 溝の底部 ７８ 第１の誘電体層 ８２ 第１の導体層 ８８ 第２の誘電体層 ９０ 第２の導体層 ９２ 凹部 １２０ コンデンサの分割構造 １７１、１７２ 広幅部 １７４ 狭幅部 １７８ 第１の誘電体層 １８２ 第１の導体層 １８８ 第２の誘電体層 １９０ 第２の導体層 ２７０ 溝 ２７２ 広幅部 ２７３ 中幅部 ２７４ 狭幅部 ２７８ 第１の誘電体層 ２８２ 第１の導体層 ２８８ 第２の誘電体層 ２９０ 第２の導体層 ２９２ 第３の導体層 ２９８ 第３の誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・ピー・エルール カナダ国，ケイ２エイチ，９エイ６，オン タリオ，ネピーン，バーンブルック クレ ッセント 27 (72)発明者 ジョン・エム・ボイド カナダ国，ケイ１エイチ，７ジェイ５，オ ンタリオ，オタワ，ブレサイド アベニュ ー 2190 (72)発明者 ミカエル・ビー・ボーランドソン カナダ国，ケイ２エイチ，８ビー４，オン タリオ，オタワ，パミラ ストリート 70
Claims (28)
- 【請求項１】 集積回路用のコンデンサ構造の絶縁され
た溝電極を形成する方法において：平面表面を有する基
板を供給し、その面内に側壁及び底部を持つ溝を形成
し、その溝は第１の部分及びより小さな横幅の狭幅部を
有し；溝の側壁及び底部の上に誘電体材料の一様な層を
形成し、溝の誘電体層内に空洞を残し；誘電体層上に一
様な導体材料の層を供給し、その導体層の厚さは溝の狭
幅部を完全に満たし、溝の第１の部分では完全には満さ
れず空洞の部分を生じ；溝内で次の層に少なくとも他の
一様な誘電体層又は一様な導体層を形成し；誘電体層、
導体層及び基板の表面から上に延びた次の一様な層を除
去することによって構造を平面化し、前記各層の表面を
基板表面とほぼ同一平面上である溝内で露出させ、これ
によって、各導体層は絶縁された複数の溝の一つを形成
することを特徴とする溝型コンデンサの電極を形成する
方法。 - 【請求項２】 請求項１記載の方法において、 溝を充填するステップは、一様な第２の誘電体層及びそ
の上の一様な第２の導体層を形成するステップを含むこ
とを特徴とする溝型コンデンサの電極を形成する方法。 - 【請求項３】 集積回路用の溝型線形コンデンサの電極
を形成する方法において：平面表面を有する基板を供給
し、その面内に側壁及び底部を持つ溝を形成し、その溝
は第１の部分及びより小さな横幅の狭幅部を有し；溝の
側壁及び底部の上に延びる一様な第１の誘電体層を形成
し；前記第１の誘電体層上に一様な第１の導体層を形成
し、溝の狭幅部では第１の導体層が完全に満たされ、溝
の第１の部分では空洞部分を残し、；前記空洞中で第１
の導体層の上に一様な第２の誘電体層を形成し；第２の
導体層は溝中に残っている前記空洞を満たすために十分
な厚さがあり、第２の誘電体層上に一様な第２の導体層
を形成し；基板の表面より上に延びている層を除去する
ことによってこの構造を平面化し、第１及び第２の導体
層の表面をほぼ同一面上にし、それによって第１及び第
２の絶縁された電極を溝内に供給し、溝の第１部分中の
第２の導体層の表面、及び溝の狭幅部中の第１の導体層
の表面を露出させ、それによって、その上に電気接点を
形成するために十分大きな平面領域を提供することを特
徴とする溝型コンデンサの電極を形成する方法。 - 【請求項４】 請求項１又は３記載の方法において、 基板の平面表面上には化学機械研磨防止層を有し、構造
を平面化するステップは化学機械研磨を含み、研磨防止
層上に延びている導体層及び誘電体層を除去することを
特徴とする溝型コンデンサの電極を形成する方法。 - 【請求項５】 請求項１又は３記載の方法において、 保護層は、この溝のまわりの基板及び表面上の下層の誘
電体層の平面表面上に設けられ、構造を平面化するステ
ップは、選択的にこの保護層上に延びている導体層及び
誘電体層を除去するステップを含むことを特徴とする溝
型コンデンサの電極を形成する方法。 - 【請求項６】 請求項３記載の方法において、さらに溝
の狭幅部の第１の導体層の露出表面及び溝の第１の部分
の第２の導体層の露出表面に電気接点を形成することを
特徴とする溝型コンデンサの電極を形成する方法。 - 【請求項７】 請求項１又は３記載の方法において、 ドープされたポリシリコンの化学気相堆積を含んだ導体
層を形成することを特徴とする溝型コンデンサの電極を
形成する方法。 - 【請求項８】 請求項１又は３記載の方法において、 絶縁層を提供するステップは、二酸化シリコン、シリコ
ン窒素化合物及びシリコン・オキシニトライドのグルー
プから選択された材料の層で形成されることを特徴とす
る溝型コンデンサの電極を形成する方法。 - 【請求項９】 請求項１又は３記載の方法において、 導体層はタングステンを含む金属の化学気相堆積によっ
て形成されることを特徴とする溝型コンデンサの電極を
形成する方法。 - 【請求項１０】 集積回路用の溝型コンデンサの電極を
形成する方法において：平面表面を有する基板を供給
し、その中に溝を形成し、その溝は側壁及び底部を有
し；その溝の側壁及び底部上に延びた一様な第１の誘電
体層を形成し；その溝内で第１の誘電体層の上に一様な
第１の導体層を形成し；その溝内で第１の導体層の上に
一様な第２の誘電体層を形成し；その溝内で一様な第２
の導体層を形成し；基板の平面表面上に延びた前記誘電
体層、導体層の各々を除去することによって構造を平面
化し、前記溝内の各層をほぼ同一平面とすることを特徴
とする溝型コンデンサの電極を形成する方法。 - 【請求項１１】 請求項１０記載の方法において、 第１の部分と小さい横幅の狭幅部の間に溝の側壁が形成
され、第１の導体層を形成するステップは溝の狭幅部を
満たし、溝の第１の部分内には空洞を残すことを特徴と
する溝型コンデンサの電極を形成する方法。 - 【請求項１２】 請求項１１記載の方法において、 第２の誘電体層及び第２の導体層が、溝の第１の部分の
空洞を満たすことを特徴とする溝型コンデンサの電極を
形成する方法。 - 【請求項１３】 請求項１１記載の方法において、 第２の誘電体層及び第２の導体層は、溝の第１の部分で
前記空洞を部分的に満たし、さらに、構造を平面化する
前に、他の一様な誘電体層を供給し、導体材料の一様な
層で溝内の空洞を満たすことを特徴とする溝型コンデン
サの電極を形成する方法。 - 【請求項１４】 請求項１０記載の方法において、 基板の平面は化学機械研磨防止材料の保護層を含み、表
面トポグラフィを平面化するステップは表面化学機械研
磨を含んでいることを特徴とする溝型コンデンサの電極
を形成する方法。 - 【請求項１５】 請求項１０記載の方法において、 基板の平面は化学機械研磨防止材料の保護層を含み、構
造を平面化するステップは保護層の上まで導体層及び誘
電体層を選択的に除去することを特徴とする溝型コンデ
ンサの電極を形成する方法。 - 【請求項１６】 請求項１２又は１３記載の方法におい
て、 平面化ステップの後、第１及び第２の導体層の各々の露
出表面上に電気接点を形成するステップをさらに含むこ
とを特徴とする溝型コンデンサの電極を形成する方法。 - 【請求項１７】 請求項１２記載の方法において、 構造を平面化するステップは、溝の狭幅部内の第１の導
体層の表面上に電気接点を形成するための十分な領域、
及び溝の第１の部分内の第２の導体層の表面上に電気接
点を形成するための同一平面上の領域を有することを特
徴とする溝型コンデンサの電極を形成する方法。 - 【請求項１８】 請求項１０記載の方法において、 ドープされたポリシリコンの化学気相堆積を含む一様な
導体層を形成することを特徴とする溝型コンデンサの電
極を形成する方法。 - 【請求項１９】 請求項１０記載の方法において、 誘電体層を形成するステップは、二酸化シリコン、シリ
コン窒素化合物、及びシリコン・オキシニトライドのグ
ループから選択された材料の層を形成するステップを含
むことを特徴とする溝型コンデンサの電極を形成する方
法。 - 【請求項２０】 請求項１０記載の方法において、 溝を形成するステップは：基板の表面上に保護層を形成
し；上層の基板エッチングマスク層を形成し；保護層及
び基板エッチングマスク層をパターン化し、基板の選択
された領域を露出し；基板の選択された領域を異方性エ
ッチングし、急な側壁及び底部を有する前記溝を形成す
ることを特徴とする溝型コンデンサの電極を形成する方
法。 - 【請求項２１】 集積回路用溝型コンデンサ構造におい
て：基板は平面表面を有し、その中に溝領域を形成し、
その溝領域は側壁及び底部を有し、さらに複数の一様な
層で満たされ、 その基板は：溝の側壁及び底部の上の一様な第１の誘電
体層と、 この第１の誘電体層の上の一様な第１の導体層と、 少くとも、溝内の第１の導体層上の他の一様な誘電体層
及びその上の一様な導体層とを有し；この導体層及び誘
電体層の各々は、基板表面とほぼ同一平面である平面表
面領域を有し、この各導体層の平面表面領域はその上に
電気接点を形成するに十分に大きく、それによって、導
体層は溝領域内で誘電体層間で互いに絶縁された電極を
形成することを特徴とする溝型コンデンサの構造。 - 【請求項２２】 集積回路用溝型線形コンデンサ構造に
おいて：平面表面を有し、その中に溝領域を形成し、そ
の溝領域は側壁及び底部を有し、さらに層で満たされた
基板は：溝の側壁及び底部の上の一様な第１の誘電体層
と、 この第１の誘電体層の上の一様な第１の導体層と、 第１の導体層の上の一様な第２の誘電体層とを有し；こ
の第１及び第２の導体層並びに第１及び第２の誘電体層
の各々は、基板表面とほぼ同一平面である平面表面を有
し、この第１及び第２の各導体層の平面表面はその上に
電気接点を形成するために十分に大きく、それによっ
て、第１及び第２の導体層は溝領域内で第２の誘電体層
間で互いに絶縁された第１及び第２の電極を形成するこ
とを特徴とする溝型コンデンサの電極構造。 - 【請求項２３】 請求項２１又は２２記載の構造におい
て、 溝の側壁領域は、その間に第１の部分とより小さい横幅
の狭幅部を形成し、溝領域の狭幅部は第１の導体層及び
第１の誘電体層のみを含む層によって満たされ、第１の
部分内では、第１の導体層は溝内に空洞を形成し、その
空洞中内は第２の誘電体層及び第２の導体層で満たされ
ることを特徴とする溝型コンデンサの電極構造。 - 【請求項２４】 請求項２３記載の構造において、 電気接点は、溝領域の狭幅部の第１の導体層の平面化さ
れた表面上、及び、溝領域の第１の部分中の第２の導体
層の平面化された表面上に形成されることを特徴とする
溝型コンデンサの電極構造。 - 【請求項２５】 請求項２１又は２２記載の構造におい
て、 基板の表面は、比較的に硬い保護層及び溝領域を囲む研
磨防止材料を含むことを特徴とする溝型コンデンサの電
極構造。 - 【請求項２６】 請求項２１又は２２記載の構造におい
て、 第１及び第２の導体層は、ドープされたポリシリコンを
含むことを特徴とする溝型コンデンサの電極構造。 - 【請求項２７】 請求項２５記載の構造において、 前記誘電体層は、二酸化シリコン、シリコン窒素化合
物、シリコン・オキシニトライドのグループから選択さ
れた材料を含むことを特徴とする溝型コンデンサの電極
構造。 - 【請求項２８】 請求項２１又は２２記載の構造におい
て、 前記導体層は、タングステンを含むことを特徴とする溝
型コンデンサの電極構造。
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