JPH02198153A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置技術に関し、特に、溝形アイソレ
ーション構造、及び埋め込み電極構造を有する半導体装
置の製造技術に関するものである。

〔従来の技術〕

例えば、半導体基板（以下、単に基板という）に形成さ
れた集積回路素子（以下、単に素子という）間を電気的
に分離する技術として選択酸化法による分離酸化膜構造
が知られているが、選択酸化法による分離酸化膜におい
ては、膜のエツジ部分にバーズビークが形成され、分離
幅を増大させる問題などがある。

そこで、近年、このような問題を解決し、素子をさらに
高集積化させる観点から、基板に溝を掘り、その溝の内
部に所定の誘電体を埋め込むことによって素子間、ある
いは素子の電極間を分離する溝形アイソレーション技術
が開発され実用化されている。

溝形アイソレーション技術については、例えば、株式会
社プレスジャーナル社発行、「月刊セミコンダクタ管ワ
ールド（Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　１ｌｏｒｌｄ）
　　１９８３年３月号ＪＰ３０〜Ｐ３４に記載があり、
Ｕ形アイソレーション構造を構成する溝の形成方法、並
びにＵ形アイソレーション構造をバイポーラトランジス
タ等の素子によって構成された半導体装置に適用した場
合の回路動作について説明されている。

一方、近年は、素子の高集積化等に伴って、アイソレー
ション用の溝のみではなく、例えば、所定の素子の電極
引き出し用の溝、基板電位電極引き出し用の溝、あるい
はメモリセルにおけるキャパシタ電極用の溝を基板に掘
り、この溝内に埋め込み電極を形成する技術が開発され
実用化されている。

〔発明が解決しようとする課題〕

ところが、溝形アイソレーション部、及び埋め込み電場
は、溝堀り、膜付け、エッチバック等、一連の複雑な形
成技術によってそれぞれ別々に形成されるため、以下の
問題があることを本発明者は見出した。

すなわち、アイソレーション用の溝と電極用の溝とを別
々に形成するため、これらの間にマスク合わせ余裕が必
要となり、素子の高集積化を阻害する。

また、溝掘り、膜付け、エッチバックといった一連の複
雑な形成工程を少なくとも２回必要とするため、半導体
装置の製造工程における不安定要素が大である。

さらに、下地段差に起因する上層配線の断線を防止する
観点から、各溝の埋め込み処理後、その都度、埋め込み
部分の平坦化処理を必要とする。

本発明は上記課題に着目してなされたものであり、その
目的は、溝形アイソレーション部と埋め込み電極とを同
時に、かつ自己整合的に形成することのできる技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課Ｈを解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、請求項１記載の発明は、基板に溝形アイソレ
ーション部と溝形埋め込み電極とを同時に形成する半導
体装置の製造方法であって、前記基板に形成する複数の
溝の溝幅を互いに非連続的な値に設定する半導体装置の
製造方法である。

請求項２記載の発明は、前記基板に形成された素子がＭ
ＯＳトランジスタであり、前記溝形埋め込み電極が基板
電位を設定する基板電位電極である請求項１記載の半導
体装置の！１！造方法である。

請求項３記載の発明は、前記基板に形成された素子がバ
イポーラトランジスタであり、前記溝形アイソレーショ
ン部が素子間を分離する素子分離部と素子内の電極間を
分離する電極間分離部とであり、前記溝形埋め込み電極
がコレクタ引き出し用電極である請求項１記載の半導体
装置の製造方法である。

〔作用〕

上記した手段によれば、基板に形成された溝を有する互
いに目的の異なる２種以上の構成部分である溝形埋め込
み電極と溝形アイソレーション部とを形成する際、それ
ぞれの目的に応じた膜付け、エッチバック等の形成処理
を同時に、かつ自己整合的に行うことができる。

また、溝形埋め込み電極と溝形アイソレーション部とを
同時に、かつ自己整合的に形成できるため、半導体装置
の製造工程における不安定要素を大幅に低減させること
ができ、信頼性の高い半導体装置を提供することができ
る。

さらに、溝形埋め込み電極と溝形アイソレーション部と
の埋め込み表面を同時に平坦化することができるため、
それぞれの形成毎の埋め込み表面の平坦化処理を必要と
することなく、下地段差に起因する上層配線の断線を確
実に防止することができる。

〔実施例１〕 第１図（ａ）〜（ｃｌ）は本発明の一実施例である半導
体装置の製造方法を示す半導体基板の要部断面図、第２
図はこれによって得られた半導体装置の要部断面図、第
３図は実施例１の半導体装置の製造方法の変形例を示す
半導体基板の要部断面図である。

本実施例１の半導体装置は、例えば、１６Ｍビット構成
のダイナミックＲＡＭであり、第２図は溝形埋め込み電
極である基板電位電圧を設定するための基板電位電極（
以下、単に電極という）ｌと、溝形アイソレーション部
２とを示している。

なお、実施例１においては、溝形アイソレーション部２
は素子間を分離する素子分離部である。

例えば、ンリコンからなる基板３には、上記した電極１
を構成する電極用溝４と溝形アイソレーション部２を構
成するアイソレーション用溝５とが形成されている。

電極用溝４の側壁には、例えば、二酸化ケイ素からなる
絶縁膜６ａが形成されているが、その底部には、絶縁膜
６ａは形成されておらず、基板３が露出している。

一方、アイソレーション溝５の側壁、及び底部には、例
えば、二酸化ケイ素からなる絶縁膜６ｂが形成されてい
る。

電極用溝４、及びアイソレーション溝５には、所定の導
電材料、あるいは多結晶シリコン等のような不純物の注
入によって導電性を有する材料が埋め込まれ、それぞれ
電極用導電膜７ａ、分離用導電膜７ｂが形成されている
。

そして、これら電極用導電膜７ａ、及び分離用導電膜７
ｂの表面は、基板３の主面上に形成された、例えば、二
酸化ケイ素からなる絶縁膜８の上面と略同−平面となる
ように平坦化されている。

なお、ダイナミックＲＡＭを構成するＭＯＳトランジス
タ（集積回路素子）は、基板３０図示しない素子形成領
域に形成されている。

本実施例においては、電極用溝４の溝幅Ｗ１　　とアイ
ソレーション用ａ５の溝幅Ｗ２　とが、互いに非連続的
な値に設定されている。

例えば、アイソレーション用溝５を基準にして、その溝
幅Ｗ２　の設定値をλとした場合、電極用溝４の溝幅Ｗ
１　の設定値は３λというように、非連続的な値に設定
されている。

次に、本実施例の半導体装置の製造方法を、第１図（ａ
）〜（ｄｌにより説明する。

まず、基板３の主面に、例えば、熱酸化法により絶縁膜
８を形成し、この絶縁膜８の所定一部を、電極用溝４と
アイソレーション用溝５とのマスクパターンが形成され
ているホトマスタ（図示せず）を用いて、所定のエツチ
ング法により基板３の主面が露出するまでエツチングす
る。

さらに、上記エツチング後に残された絶縁膜８をマスク
にして、例えば、プラズマエツチング法、あるいは反応
性イオンエツチング（ＲＩＥ）法により基板３にそれぞ
れ電極用溝４、及びアイソレーション用溝５を形成する
（第１図（ａ））。

この際、電極用溝４の溝幅Ｗ＋　、及びアイソレーショ
ン用溝５の溝幅Ｗ２　を、互いに非連続的な値に設定す
る。

すなわち、電極用溝４とアイソレーション用溝５とは、
深さは同じであるが、溝幅Ｗ１．Ｗ２　は次の条件を満
たすように設定する。

■電極用溝４の溝幅Ｗ１　　は、後述する絶縁膜６の膜
厚ＤＩ（第１図ら）参照）より大きくする。

■また、アイソレーション溝５のｍｍＷ２　は、絶縁膜
６の膜厚Ｄ１　の２倍以下とする。

次に、第１図ら〕に示すように、例えば、ＣＶＤ法等に
より絶縁膜６を基板３の主面側を被覆するように被着す
る。

この際、絶縁膜６の膜厚Ｄ１　　は、絶縁に充分な膜厚
を有していれば良いが、各溝４．５内部において次のよ
うな条件を満たすように設定する。

■電極用溝４の底部における絶縁膜６は、少なくとも一
部は平坦であり、かつその膜厚Ｄ２　は上記した膜厚Ｄ
１　　と同等とする。

■また、絶縁膜６は、アイソレーション用溝５の内部の
少なくとも一部を埋め込み、かつ溝の底部に堆積した絶
縁膜６の膜厚Ｄ３　が、上記した膜厚Ｄ１　より厚くな
るようにする。

これは後述するエッチバック工程の際に、電極用溝４の
底部の絶縁膜６を基板３が露出するまでエツチングした
場合、アイソレーション用溝５の底部には絶縁膜６を充
分に残すようにするためである。

続いて、第１図（Ｃ）に示すように、例えば、ＲＩＥ法
により絶縁膜６をエッチバックして、電極用溝４、及び
アイソレーション用溝５の側壁に絶縁膜５ａ、５ｂを形
成する。

この際、次の条件で絶縁膜６がエッチバックされるよう
に溝幅Ｗ、、　Ｗ、を設定する。

■電極用溝４の底部の絶縁膜６が、基板３が露出する程
度に除去されるか、またはその後の洗浄等によって除去
される程度に設定する。

■また、アイソレーション用溝５の内部の絶縁膜６が、
溝側壁、及び溝底部に充分に残るように設定する。

次いで、第１図（ｄ）に示すように、例えば、多結晶シ
リコンを基板３の主面側を被覆するようにＣＶＤ法等に
より堆積した後、多結晶シリコンに不純物を注入するこ
とによって導電膜７を形成する。

この際の導電膜７の膜厚は、電気伝導に充分な程度保持
されていれば良いが、その堆積後の形状は次の条件を満
たすようにする。

■電極用／ｊＩ４の内部に導電膜７の少なくとも一部が
埋め込まれており、かつ電極用溝４の底部から導電膜７
の表面までの膜厚Ｄ４　が、絶縁膜８上に堆積された導
電膜７の膜厚り、より厚くなるようにする。

■また、アイソレーション用溝５は完全に埋め込まれた
状態にする。

続いて、導電膜７を基板３上の絶縁膜８が露出する程度
に、あるいは絶縁膜８上に残された導電膜７がその後の
洗浄等により除去できる程度に、例えば、ＲＩＥ法によ
りエッチバックするとともに、次の条件を満たすように
する。

■電極用溝４における導電膜７の膜厚を、電極１の形成
に必要な程度に残存させるようにする。

■また、アイソレーション用溝５の埋め込み表面の平坦
化が損なわれないようにする。

このようにして第２図に示した電極１１及び溝形アイソ
レーション部２が同時に、かつ自己整合的に形成できる
。

このように本実施例によれば、従来技術と異なり、電極
用溝４とアイソレーション用溝５とを同時に形成できる
ため、これらの間のマスク合わせ余裕を必要とせず、素
子間隔の微細化、さらには素子の高集積化を実現するこ
とができる。

また、電極１と溝形アイソレーション部２とを形成する
ための溝掘り、膜付け、エッチバック等一連の複雑な形
成処理を同時に行えるため、半導体装置の製造工程にお
ける不安定要素を大幅に低減させることができる。

さらに、従来技術と異なり、電極用溝４とアイソレーシ
ョン用溝５とを同時、かつ自己整合的に埋め込み、かつ
平坦化することができるため、新たな平坦化工程を必要
とすることなく、下地段差に起因する上層配線の断線を
確実に防止することができる。

なお、上述した実施例１においては、電極用溝４とアイ
ソレーション用溝５とに埋め込まれた多結晶シリコン等
を同時にエッチバックして平坦化したが、例えば、導電
膜７のエッチバックの際に、導電膜７を所定形状にパタ
ーン形成し、第３図に示すように、電極用導電膜７ａと
配線７ｃとを一体形成することもできる。

〔実施例２〕 第４図（ａ）〜（ｄ）は、本発明の他の実施例である半
導体装置の製造方法を示す半導体基板の要部断面図であ
る。

本実施例２においては、基板３にバイポーラトランジス
タ（集積回路素子）が形成された場合の溝形埋め込み電
極と溝形アイツレ−／ヨン部との形成方法について説明
する。なお、本実施例２においては、溝形アイソレーシ
ョン部は、後述する素子の電極間を分離する電極間分離
部１４と素子間を電気的に分離する素子分離部１６とで
あるく第４図（ｄ）参照）。

まず、第４図（ａ）に示すように、コレクタ埋め込み領
域９上に形成されたエピタキシャル層１０に、溝幅Ｗ、
〜Ｗ、が互いに非連続的に設定された電極間分離用溝１
１、コレクタ引き出し電極用溝１２、素子分離用溝１３
を形成し、次いで前記実施例と同様にして導電膜７を堆
積する。

この際、素子分離用溝１３の溝幅Ｗ、は、電極間分離用
溝１１とコレクタ引き出し電極用溝１２との溝幅Ｗ３．
　Ｗ、より広く設定されているため、堆積された導電膜
７は、その溝の底部において略平坦となる。

次いで、第４図（５）に示すように、溝１１と溝１２と
の表面が、絶縁膜８の表面と略同−平面になるまで、導
電膜７をエッチバックする。

この際、電極間分離部１４、及びコレクタ引き出し用電
極（溝形埋め込み電極）１５を形成するとともに、素子
分離用溝１３の底部における導電膜７を除去する。なお
、素子分離用溝１３の側壁における導電膜７が、エッチ
バック後もその側壁に残存するよう設定する。

続いて、第４図（Ｃ）に示すように、素子分離用溝１３
の側壁の導電膜７に酸化処理等により絶縁膜（図示せず
）を形成し、これをマスクにコレクタ埋め込み領域９、
及び基板３をエツチングし、さらに深い溝部１３ａを形
成する。なあ、この工程後に、溝部１３ａの底部に所定
の不純物を注入し、チャネルストッパ領域（図示せず）
を形成しても良い。

そして、第４図（ｄ）に示すように、素子分離用溝１３
、及び溝部１３ａの内部に所定の誘電体材料等を埋め込
み素子分離部１６を形成する。

その後、エピタキシャル層１０ａにベース、エミッタ領
域（図示せず）を順に形成し、さらにベース電極、エミ
ッタ電極を形成し、基板３にバイポーラトランジスタを
形成する。

このような方法によれば、従来技術と異なり、コレクタ
埋め込み領域９を個々のバイポーラトランジスタ毎に形
成するのではなく、基板３の主面全面に予め形成してお
くことができるため、コレクタ埋め込み領域用のマスク
を不要とし、マスク合わせ余裕を必要とせず、素子間隔
を狭小化することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例においては、基板と電極用導電膜、
あるいは分離用導電膜との絶縁を二酸化ケイ素膜により
行っているが、これに限定されるものではなく、例えば
、窒化シリコン膜など他の絶縁膜によって行っても良い
。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、基板に溝形アイソレーション部と溝形埋め込
み電極とを同時に形成する半導体装置の製造方法であっ
て、前記基板に形成した複数の溝の溝幅を互いに非連続
的な値に設定することにより、電極と溝形アイソレーシ
ョン部とを同時に、かつ自己整合的に形成できるため、
これらの間に、マスク合わせ余裕を必要とせず、素子の
高集積化を実現することができる上、溝堀り、膜付け、
エッチバック等の複雑な形成工程が１回で済むため、半
導体装置の製造工程における不安定要素を大幅に低減さ
せることができ、信頼性の高い半導体装置を提供するこ
とができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の要部断面図、第２図
はこれによって得られた半導体装置の要部断面図、 第３図は実施例１の半導体装置の製造方法の変形例を示
す半導体基板の要部断面図、 第４図（ａ）〜（ｄ）は本発明の他の実施例である半導
体装置の製造方法を示す半導体基板の要部断面図である
。 １・・・電極（溝形埋め込み電極）、２・・・溝形アイ
ソレーション部、３・・・基板、４・・・電極用溝１．
５・・・アイソレーション用溝、６゜５ａ、　　６ｂ、
８・・・絶縁膜、７・・・導電膜、７ａ・・・電極用導
電膜、７ｂ・・・分離用導電膜、７Ｃ・・・配線、９・
・・コレクタ埋め込み領域、１０．１０ａ・・・エピタ
キシャル層、１１・・・電極間分離用溝、１２・・・コ
レクタ弓き出し電極用溝、１３・・・素子分離用溝、１
３ａ・・・溝部、１４・・・電極間分離部（溝形アイソ
レーション部）、１５・・・コレクタ引き出し用電極（
溝形埋め込み電極）、１６・・・素子分離部（溝形アイ
ソレーション部）、Ｗ、〜Ｗ５・・・溝幅、Ｄｌ　〜Ｄ
５　　・・・膜厚。 第１図 （Ｃ） （ｄ） １図 （ａ） （ｂ） 第４図 （ａ） （ｂ） 第 ４図 （ｃ） （ｄ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に溝形アイソレーション部と溝形埋め込
   み電極とを同時に形成する半導体装置の製造方法であっ
   て、前記半導体基板に形成する複数の溝の溝幅を互いに
   非連続的な値に設定することを特徴とする半導体装置の
   製造方法。 ２、前記半導体基板に形成された集積回路素子がＭＯＳ
   トランジスタであり、前記溝形埋め込み電極が半導体基
   板の基板電位を設定する基板電位電極であることを特徴
   とする請求項１記載の半導体装置の製造方法。 ３、前記半導体基板に形成された集積回路素子がバイポ
   ーラトランジスタであり、前記溝形アイソレーション部
   が素子間を分離する素子分離部と素子内の電極間を分離
   する電極間分離部とであり、前記溝形埋め込み電極がコ
   レクタ引き出し用電極であることを特徴とする請求項１
   記載の半導体装置の製造方法。