JPH01307257A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明はＭＯ８型ＤＲＡＭに係り、特に微細化に好適な
、溝型容量セル構造とその製造方法に関する。

〔従来の技術〕

従来の装置は、アイ・イー・デイ−・エム、テクニカル
　ダイジェスト（１９８６）第１３６頁から第１３９頁
（ＩＥＤＭ、　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ、（
１９８６）ｐｐ、１３６−１３９）において論じられて
いる。

第２図に、この半導体装置の模式側断面図を製造工程順
に示す、第２図（ａ）において、Ｓｉ基板１に溝５を形
成し、溝５の側壁に５ｉｎｓ絶縁層６を形成し、続いて
第２図（ｂ）に示すように、ｐ÷型ポリＳｉ対向電極２
を溝内壁に形成した後、第２図（ｃ）に示すように誘電
層８を介してｎ＋型ポリＳｉ蓄積電極９を溝５内に充填
し、第２図（ｄ）に示すように、フィールドＳ　ｉ　Ｏ
ｘ絶縁層４を形成した後ｎ十型ポリＳｉ導電層１４を溝
５上に形成する。

上記半導体装置は上記ｎ中型ポリＳｉ導電層１４によっ
て、ＭＩＳトランジスタのソース・ドレイン領域の不純
物ドープ層１３とｎ÷型ポリＳｉ蓄積電極９とがオーミ
ックに接続され、蓄積キャパシタへの電荷の充放電が行
なわれる構造となっていた。

〔発明が解決しようとする課題〕

上記従来技術では、誘電層８を形成した後、溝を含む基
板全面にｎ十型ポリＳｉを堆積し、溝を埋込んだ後、ポ
リＳｉをエッチバックする方法により、溝内にｎ÷型ポ
リＳｉ蓄積電極９を形成する。

第２図では、ポリＳｉ堆積後の形状が省略されているが
、化学気相成長（ＣＶＤ）を用いてポリＳｉを堆積した
後のポリＳｉ表面は平坦でなく。

溝上部には凹型の窪みができる。この窪みは、ポリＳｉ
の堆積膜厚が薄いほど深い０次にポリＳｉをエッチバッ
クすると、この凹形状が転写され、溝に埋めたポリＳｉ
表面に大きな窪みができる。

すなわち、溝周囲のＳｉ表面と溝に埋めたポリＳｉ表面
の間には大きな段差が発生する。

従来技術は、この段差について配慮がされて、おらず、
従ってフィールドＳ　ｉ　Ｏｘ層４を形成する時に用い
るＬＯＣＯ８用の５ｉａＮａ層を加工すると、段差部分
に５ｉａＮａが残り、所望のＬＯＧＯ５形状が得られな
いという問題点があった。さらに５ｉｓＮ４のエツチン
グ残りに起因してフィールド５ｉｎｓ層４の形状不良が
起り、素子表面の平坦性が悪くなる。このため、フィー
ルド５ｉＯｉ層４上で配線層のエツチング残りが発生す
るという問題点もあった。

本発明の目的は、上記問題点を解決し、エツチング残り
に起因したショートがなく、良好な電気特性と高集積化
に適した構造を有する半導体記憶装置とその製造方法を
提供することにある。

〔課題を解決するための手段〕

上記目的は、溝５に埋めたｎ十型ポリＳｉ導電層９を少
なくとも２層以上のポリＳｉで構成し、それらの間に絶
縁膜を挟むことによって達成される。

〔作用〕

すなわち、本発明を用いると、エッチバックを行ったポ
リＳｉ表面の位置を、各ポリＳｉ層毎に独立に制御でき
るため、表面形状の制御性が大幅に向上し、良好な平坦
性を実現できる。

次に１本発明を実施例を用いて具体的に説明する。

〔実施例〕

第１図は１本発明の一実施例の半導体記憶装置の概略断
爾図である０本実施例は、エピタキシャル層３を有する
半導体基板に設けられた溝上に形成された容量と、絶縁
ゲート型電界効果トランジスタとを有するダイナミック
型メモリセルの例を示す。

エピタキシャル層３を有するＳｉ基板１に形成された溝
５上に誘電膜８．ｎ生型ポリＳｉ導電層１８．絶縁膜１
９．ポリＳｉ導電層２０からなる容量を構成している。

一方、フィールド５ｉＯｚ層４は、ｎ生型ポリＳｉ導電
層１８．ポリＳｉ導電層２０の酸化膜を含み、隣接セル
のワード線１１Ｂと容量電極との絶縁分離膜となってい
る。

容量蓄積電極であるｎ中型ポリ導電層１８及び２０は、
ｎ十型ポリＳｉ導電層１４を介して電界効果トランジス
タの不純物ドープ層１３（ソース領域）に接続している
。

本実施例によれば、隣接セルのワード線１１Ｂとｎ生型
ポリＳｉ導電層１８及び２０とは、厚いフィールド５ｉ
０２層４によって分離されるため。

隣接するセルのワード線１１Ｂとｎ生型ポリＳｉ導電層
１８及び２０との絶縁耐圧は充分に高く、ワード線容量
も小さくできる。またｎ生型ポリＳｉ導電層１８又は２
０と電界効果トランジスタの不純物ドープ［１３との接
続は、上記ワード線上に、延在して形成されたｎ十型ポ
リＳｉ導電層１４を用いて自己整合的に行なわれるため
、ｎ＋型ポリ導電層１４の加工余裕や接続部との位置合
わせ余裕等を考慮する必要がなく、メモリセルの微細化
に有効である。

第３図は、本発明の別の実施例の半導体記憶装置の概略
断面図である０本実施例は、第１図に示す実施例と同様
にエピタキシャル層３を有する半導体基板に設けられた
溝上に形成された容量と、絶縁ゲート型電界効果トラン
ジスタとを有するダ　　、イナミツク型メモリセルの例
を示す。

本実施例では、フィールド５ｉＯｚ層４とポリＳｉ導電
層２０の酸化膜２３の２つの絶縁層によって、ｎ生型ポ
リＳｉ導電層１８．ポリＳｉ導電層２０と隣接セルのワ
ード線１１Ｂとが絶縁分離されている。また、ｎ生型ポ
リＳｉ導電層１８と不純物ドープ層１３とは、第１同同
様ｎ十型ポリＳｉ導電層１４によって接続されている。

本実施例によればワード線形成時の、フィールド５ｉＣ
ｈ層を含めた素子表面の平坦性が向上し、良好なワード
線加工形状が得られる。さらに隣接セルのワード線１１
Ｂとｎ生型ポリＳｉ導電層１８及び２０との絶縁耐圧は
充分に高く、ワード線容量を低減する効果がある。

第４図は、本発明の別の実施例の半導体記憶装置の概略
断面図である１本実施例は、半導体基板の設けられた溝
上に積層して形成された容量と、絶縁ゲート型電界効果
トランジスタとを有するダイナミック型メモリセルの例
を示す。

Ｓｉ基板１に設けられた溝５上に、溝側壁の５ｉＯｚ絶
縁膜６を介してｎ÷型ポリＳｉ対向電極７、誘電層８、
ｎ生型ポリＳｉ導電層１８．絶縁膜１９．ポリＳｉ導電
層２０が積層して形成されている。容量電極となるｎ◆
型ポリＳｉ導電層１８およびＳｉ導電層２０はｎ十型ポ
リＳｉ導電層１４によって、絶縁ゲート型電界効果トラ
ンジスタの不純物ドープ層１３と接続されている。

ｎ÷型ポリ導電層１８及び２０から成る容量電極と隣接
セルのワード線１１Ｂとは、フィールド５ｉｆｔ層４に
より絶縁分離様れている。

本実施例によれば、第１図に示す実施例と同様に、隣接
セルのワード線１１Ｂとｎ生型ポリＳｉ導電層１８．ポ
リＳｉ導電層２０との間の絶縁耐圧が充分に高く、また
ワード線容量を低減できる。

またワード線１１Ａ及び１１Ｂ上に延在して形成したｎ
十型導電層１４により、ｎ÷型ポリＳｉ導電層１８と不
純物ドープ層１３が接続されているため、ワード線１１
Ａ、ＩＩＢとｎ÷型導電層１４の合わせ余裕が不要とな
りメモリセルの微細化の点でも有利である。

第５図は１本発明の別の実施例の半導体記憶装置の概略
断面図である。本実施例は、第４図に示す実施例と同様
に、半導体基板に設けられた溝上に積層して形成された
容量と、絶縁ゲート型電界効果トランジスタとを有する
ダイナミック型メモリセルの例を示す。

本実施例では、第４図に示す実施例と同様に容量が形成
され、蓄積電極であるｎ生型ポリＳｉ導電層１８及びポ
リＳｉ導電層２０と隣接セルのワード線１１Ｂとが、フ
ィールドＳｉ０ｇ層４とフィールド５ｉｎｓ層の一部と
して用いられているポリＳｉ導電層２０の酸化膜２３に
よって絶縁分離されている。その他の部分は第４図に示
す実施例と同様の構成となっている。

本実施例によれば、ワード線形成時の素子表面の平坦性
が優れ、ワード線加工が容易であり、隣接セルのワード
線１１Ｂとｎ÷型ポリＳｉ導電層１８及び２０と絶縁耐
圧も充分に高く、良好なメモリセル特性が得られる。ま
た第４図に示す実施例と同様にメモリセルの微細化に有
利である。

以上述べた４つの実施例では、良好な形状のフィールド
Ｓｉ０．層４を形成するためには、容量形成後の素子表
面の平坦化が必要である。仮に、素子表面の平坦性が不
十分であると、フィールド５ｉｎｓ層４形成用５ｉｓＮ
ａの加工不良が生じ。

素子表面の凹部に５ｉａＮ＋が残り、その部分のフィー
ルド５ｉｎｓ層４の膜厚が薄くなってしまう。

そこで１本発明では、フィールド５ｉｎｓ層４形成用５
ｉａＮａ（第６図ｉの２４）の加工をエツチング残りな
く容易に行なうために、Ｗ種電極となるｎ十型ポリＳｉ
導電層１８（従来技術では第２図９）上に絶縁膜１９お
よびポリＳｉ導電層２０を形成し、素子表面の平坦化を
行なっている。この平坦化の工程を次に説明する。

第６図（ａ）から第６図（ｊ）までの各図および第７図
（ａ）、（ｂ）を用いて、第４図に示す実施例のダイナ
ミック型メモリセルの容量形成までの形成方法と、素子
表面の平坦化方法を説明する。

第６図（ａ）は、Ｓｉ基板１に５ｉＯｚ絶縁膜２２．５
ｉａＮ番層２１を形成した後、Ｓｉ基板１に溝５を公知
のホトエツチング法により形成し、溝５の表面および５
ｉａＮ４層２１の表面上にＣＶＤ法によりＳ　ｉ　Ｏｘ
絶縁膜６を堆積した工程の断面図である。

次に、同図（ｂ）に示すように、異方性のドラいエツチ
ングを行って、５ｉａＮ４層２１の表面および溝５底面
の５ｉｏｔ絶縁膜を除去し、溝５の側面に円筒状の５ｉ
ｆｔ絶縁膜６を形成する。

次に、同図（ｃ）に示すように、溝５内にｎ＋型ポリＳ
ｉ対向電極７を形成した後、溝５内およびＳ　ｉ　ａＮ
ａＪ！　２１上に誘電ｐＩＪ８を介してポリＳｉ導電層
１８をＣＶＤ法により形成する。このポリＳｉ導電層１
８に導電性不純物としてリンをドープした後耐酸化性の
絶縁膜例えば５ｉｓＮａ膜１９を形成し、再度ポリＳｉ
導電層２０をＣＶＤ法により堆積し溝を充填する。

続いて、同図（ｄ）に示すように、ポリＳｉ導電層２０
をエッチバックし、溝５内を除く絶１ｍ膜１９上のポリ
Ｓｉ導電層２０を除去する。

次に同図（ｅ）に示すように、ポリＳｉ導電層２０の表
面を熱酸化し、酸化膜２３を形成する。

この時、酸化後のポリＳｉ導電層２０の表面の位’Ｉｔ
　（［）が、Ｓｉ基板１と５ｉＯｚ絶縁膜２２との境界
面に等しくなるように、同図（ｄ）でのエッチバック（
掘り下げ）量および酸化膜２３の厚さを制御することが
、平坦化の第１段階として重要である。

次に、同図（ｆ）に示すように、ｎ十型ポリＳｉ導電層
１８上に露出した耐酸化性の絶縁膜１９を除去し、同図
（ｇ）に示すように酸化膜２３をマスクにｎ十型ポリＳ
ｉ導電層１８をエッチバックする。このエッチバックは
、掘り下げられたｎ◆型ポリＳｉ導電層１８の上面の位
置が、ポリＳｉ導電層２０の表面の位置、すなわち。

Ｓｉ基板１表面の位置となるように制御して行なう、こ
の工程が平坦化の第２段階である。

次に、同図（ｈ）に示すように、溝５を除く表面に露出
した誘電層８．および酸化膜２３．５ｉａＮ＋層２１を
除去した後、Ｓｉ基板上に露出したＳ　ｉ　Ｏｘ絶縁膜
６および絶縁膜１９の突起を除去する。さらに、同図（
ｉ）に示すようにフィールドＳｉ０ｇ層形成用のＳｉ♂
Ｎ４層２４をパターニングし、同図（ｊ）に示すように
１通常のＬＯＣＯ８法によりフィールド５ｉＯｚ層４を
形成し、ゲート絶縁層１０を形成する。

その後１図示されてないが、ワード線、不純物ドープ層
、ｎ÷型ポリＳｉ導電層（それぞれ第４図の１１．１２
．１３）を形成し、第４図に示すダイナミック型メモリ
セルを得る。

また、第５図に示す実施例のダイナミック型メモリセル
は、第６図（ａ）の工程で形成した酸化膜２３をフィー
ルド５ｉＯｚ層の一部として用いて、同図（ｉ）、（ｊ
）の工程を経て形成される。

第７図（ａ）および（ｂ）は、第４図の実施例に示すダ
イナミック型メモリセルの素子表面を平坦化する別の方
法を工程順に説明する概略断面図である。

Ｓｉのドライエツチングでは、Ｓｉ中の不純物（例えば
ｎ型不純物としてリン）濃度が高くなると、Ｓｉのエツ
チング速度が大きくなる現象があることが知られている
。この特性は１例えば、エル・パルデイ（Ｌ、Ｂａ１ｄ
ｉ）らによって弗素含有プラズマ中でのポリシリコンの
エツチング速度に関するドーピングの効果（Ｅｆｆｅｃ
ｔｓ　ｏｆ　ｄｏｐｉｎｇ　ｏｎｐｏｌｙｓｉｌｉｃｏ
ｎ　ｅｔｃｈ　ｒａｔｅ　ｉｎ　ａ　ｆｌｕｏｒｉｎｅ
　−ｃｏｎｔａｉｎｉｎＩＫｐｌａｓｍａ）と題してジ
ャーナル　オンアプライド　フィジックス（Ｊ、Ａｐｐ
ｌ、Ｐｈｙｓ、）　５７（６）、　１５　Ｍａｒｃｈ　
１９８５に紹介されている。この性質を利用して例えば
第６図（ｃ）に示すｎ÷型ポリＳｉ導電層１８と不純物
がドープされていないポリＳｉ導電層２０をエツチング
し、素子表面の平坦化を行なうことが可能である。

具体的には、例えば、第６図（ｃ）に示すポリＳｉ導電
層２０をエッチバックして、溝５内を除＜Ｓｉ基板１表
面のポリＳｉ導電層２０を除去し。

続いてＳｉ基板１表面に露出した絶縁膜１９を除去する
。この絶縁膜１９を除去した後の断面形状を第７図（ｈ
）に示す。

次に、ｎ十型ポリＳｉ導電層１８とポリＳｉ導電層２０
をドライエツチングする０例えば、リンが１０”Ｑｌ−
’程度の高濃度にドープされたｎ÷型ポリ導電層１８は
、不純物がドープされていないポリＳｉ導電層２０に比
べて約３倍のエツチング速度を有することから、同図（
ｂ）に示すように、−度のドライエツチングで、ｎ十型
ポリＳｉ導電層１８の表面の高さとポリＳｉ導電層２０
の表面の高さ、およびＳｉ基板１と５ｉＯｚ絶縁膜２２
との界面の位置（高さ）を一致させることができる。

続いて第６図（ｈ）以降の工程を行ない第４図に示すダ
イナミック型メモリセルが得られる０本実施例によれば
、第６図に示す実施例に比べ、工程数を大幅に削減する
ことが可能である。

〔発明の効果〕

本発明によれば、以下の効果が得られる。

（１）溝型容量形成後の素子表面の平坦性が向上する。

（２）上記（１）により、フィールドＳｉ０ｇ層形成（
ＬＯＤＯ８）用５ｉａＮａ加工が容易になる。

（３）上記（１）により、フィールド５ｉｎｓ層形成後
の素子表面の平坦性が向上し、ワード線加工が容易とな
り、ワード線ショート等の問題がなくなる。

（４）上記（２）により、良好なアイソレーションが実
現され、このため、ワード線とＳｉ基板あるいはｎ中型
ポリＳｉ蓄積電極との間の絶縁耐圧が向上する。

（５）メモリセル製造工程の信頼性、制御性が向上し、
メモリセルの微細化が可能となり、半導体記憶装置の集
積度を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の概略断面
図、第２図（、）〜（ｄ）は従来の半導体装置のキャパ
シタ部の製造工程を示す概略断面図、第３図、第４図お
よび第５図は本発明の別の実施例の゛概略断面図、第６
図（ｎ）〜（ｊ）、第７図（ａ）〜（ｂ）は本発明の一
実施例の製造工程を示す概略断面図である。 １・・・Ｓｉ基板、２・・・ｐ十型ポリＳｉ対向電極、
３・・・エピタキシャル層、４・・・フィールド５ｉＯ
ｚ層、５・・・溝、６，２２・・・５ｉｎｓ絶縁膜、７
・・・ｎ中型ポリＳｉ対向電極、８・・・誘電層、９・
・・ｎ中型ポリＳｉ蓄積電極、１０・・・ゲート絶縁層
、１１Ａ・・・自己セルのワード線、１１Ｂ・・・隣接
セルのワード線、１３・・・不純物ドープ層、１４，１
８・・・ｎ十型ポリＳｉ導電層、１９・・・絶縁膜、２
０・・・ポリ５ｉｉＩｆ１層、２１．２４・・・５ｉａ
Ｎ番層、２３・・・ポリＳｉの第１　ｍ 率　２１２］ （８Ｌ） 第　３　図 ＡＩ 銘瓢〜■１ 第ｔ−凶 第　４　図 第　ム　圀 第　４２ 第　４　図 （ハ ９１　ｄ ９に 第　ゴ国 （α） （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、該半導体基板に設けら
   れた溝または孔（以後は単に溝と記す）内に形成された
   溝型キャパシタと半導体基板表面に形成されたスイッチ
   ングＭＯＳトランジスタとからなる半導体記憶装置にお
   いて、該溝型キャパシタの一方の電極上に、誘電層を介
   して第１の導電層から成る他方の電極が形成され、該第
   １の導電層を有する該溝内に第１の絶縁膜を介して第２
   の導電層が埋込まれ、ＭＯＳトランジスタのソースある
   いはドレイン領域と少なくとも第１の導電層とが第３の
   導電層により電気的に接続され、かつ該接続部を除く第
   １の導電層上と第２の導電層上に第２の絶縁膜を設けた
   ことを特徴とする半導体記憶装置。 ２、第２の絶縁膜が第１の導電層および第２の導電層の
   酸化膜であることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ３、第１の導電層を形成した後、第１の絶縁膜を介して
   第２の導電層を、第１の導電層及び第１の絶縁膜を有す
   る該溝の内径の１／２よりも厚く堆積して該溝を埋める
   工程と、溝内を除く半導体基板上の該第２の導電層を除
   去する工程と、溝内に残つた該第２の導電層の上部を酸
   化して第２の絶縁膜を形成する工程と、該第２の絶縁膜
   をエッチングマスクとして溝内を除く半導体基板上の前
   記第１の絶縁膜及び前記第１の導電層を除去する工程と
   を備えたことを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置の製造方法。 ４、前記第１の導電層を形成した後、該第１の導電層に
   不純物を導入する工程と、第２の導電層を該第１の導電
   層を有する該溝の内径の１／２よりも厚く堆積して該溝
   を埋める工程と、該溝内を除く半導体基板上の、不純物
   濃度が高い該第１の導電層および不純物濃度の低い該第
   ２の導電層をエッチバックし、素子の表面を平坦化する
   工程を有することを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置の製造方法。 ５、該第２の導電層の不純物濃度が１０＾２＾０ｃｍ＾
   −＾３以上であることを特徴とする特許請求の範囲第４
   項記載の半導体記憶装置の製造方法。