JPH0695523B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0695523B2 JPH0695523B2 JP62319270A JP31927087A JPH0695523B2 JP H0695523 B2 JPH0695523 B2 JP H0695523B2 JP 62319270 A JP62319270 A JP 62319270A JP 31927087 A JP31927087 A JP 31927087A JP H0695523 B2 JPH0695523 B2 JP H0695523B2
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Description
【発明の詳細な説明】 〔概要〕 HETやHBTのような縦型に設けたヘテロ接合形デバイスの
製造方法の改善に関し、 微細化してコレクタ容量やベース抵抗を減少させ、一層
高速動作させることを目的とし、 縦型に積層したヘテロ接合形デバイスの製造方法におい
て、耐エッチング膜をエミッタ層上に形成し、該エミッ
タ層を選択的にエッチング除去して、ベース層を露出さ
せ、且つ、凸状にエミッタ層を形成する工程、 次いで、該エミッタ層を含む全面に絶縁膜を被着し、次
に、該絶縁膜を垂直に異方性エッチングして、前記エミ
ッタ層側部にのみ絶縁膜を残存させる工程、次いで、前
記耐エッチング膜を除去し、電極膜を被着してベース電
極およびエミッタ電極を前記絶縁膜によつて隔離して同
時に形成する工程が含まれてなることを特徴とする。
製造方法の改善に関し、 微細化してコレクタ容量やベース抵抗を減少させ、一層
高速動作させることを目的とし、 縦型に積層したヘテロ接合形デバイスの製造方法におい
て、耐エッチング膜をエミッタ層上に形成し、該エミッ
タ層を選択的にエッチング除去して、ベース層を露出さ
せ、且つ、凸状にエミッタ層を形成する工程、 次いで、該エミッタ層を含む全面に絶縁膜を被着し、次
に、該絶縁膜を垂直に異方性エッチングして、前記エミ
ッタ層側部にのみ絶縁膜を残存させる工程、次いで、前
記耐エッチング膜を除去し、電極膜を被着してベース電
極およびエミッタ電極を前記絶縁膜によつて隔離して同
時に形成する工程が含まれてなることを特徴とする。
本発明は半導体装置の製造方法に係り、特に、HETやHBT
のような縦型に積層したヘテロ接合形デバイスの製造方
法の改善に関する。
のような縦型に積層したヘテロ接合形デバイスの製造方
法の改善に関する。
超高速素子としてHET（ホットエレクトロントランジス
タ;Hot Electron Transistor）やHBT（ヘテロ接合バイ
ポーラトランジスタ;Heterojunction Bipolar Transist
or）が開発されてきたが、このような超高速素子の一層
の特性改善が期待されている。
タ;Hot Electron Transistor）やHBT（ヘテロ接合バイ
ポーラトランジスタ;Heterojunction Bipolar Transist
or）が開発されてきたが、このような超高速素子の一層
の特性改善が期待されている。
第２図はGaAs系HBTの断面図を示しており、１は半絶縁G
aAs基板,2はn+−GaAs層（バッファ層）,3はn-−GaAs層
（コレクタ層）,4はp+−GaAs層（ベース層）,5はｎ−Al
GaAs層（グレーディング層）,6はn+−GaAs層（エミッタ
層）で、７はエミッタ電極,8はベース電極,9はコレクタ
電極である。
aAs基板,2はn+−GaAs層（バッファ層）,3はn-−GaAs層
（コレクタ層）,4はp+−GaAs層（ベース層）,5はｎ−Al
GaAs層（グレーディング層）,6はn+−GaAs層（エミッタ
層）で、７はエミッタ電極,8はベース電極,9はコレクタ
電極である。
また、第３図はHETの例としてInGaAs/In（AlGa）As系HE
Tの断面図を示しており、11は半絶縁InP基板,12はn+−I
nGaAs層（コレクタ層）,13はｉ−In（AlGa）As層（ベー
スコレクタバリヤ層）,14はｎ−InGaAs層（ベース層）,
15はｉ−InAlAs層（エミッタベースバリヤ層）,16はn+
−InGaAs層（エミッタ層）で、17はエミッタ電極,18は
ベース電極,19はコレクタ電極である。
Tの断面図を示しており、11は半絶縁InP基板,12はn+−I
nGaAs層（コレクタ層）,13はｉ−In（AlGa）As層（ベー
スコレクタバリヤ層）,14はｎ−InGaAs層（ベース層）,
15はｉ−InAlAs層（エミッタベースバリヤ層）,16はn+
−InGaAs層（エミッタ層）で、17はエミッタ電極,18は
ベース電極,19はコレクタ電極である。
第２図に示すHBTは通常のバイポーラトランジスタと同
様の動作をする素子であるが、ヘテロ接合のためにエミ
ッタのバンドギャップがワイドとなつて、例えば、npn
型素子の場合では電子がエミッタからベースへ注入され
易く、ホールはベースからエミッタに注入され難くなる
ために、電流利得（Ic/Ib）が通常のバイポーラトラン
ジスタと比べて大きくなる利点がある。そうすると、ベ
ース層の濃度を更に高くできるから、高濃度のベース層
を設けてベース抵抗を低下させ、動作の一層の高速化が
可能になる構造である。
様の動作をする素子であるが、ヘテロ接合のためにエミ
ッタのバンドギャップがワイドとなつて、例えば、npn
型素子の場合では電子がエミッタからベースへ注入され
易く、ホールはベースからエミッタに注入され難くなる
ために、電流利得（Ic/Ib）が通常のバイポーラトラン
ジスタと比べて大きくなる利点がある。そうすると、ベ
ース層の濃度を更に高くできるから、高濃度のベース層
を設けてベース抵抗を低下させ、動作の一層の高速化が
可能になる構造である。
一方、第３図に示すHETは動作が従来のバイポーラ素子
やFET素子とは異なつており、エミッタ，ベース，コレ
クタが同一導電型のｎ型であつて、第４図に示すバンド
構造図（バイアス状態を示す）のように、ホットエレク
トロンがエミッタベースバリヤ層をトンネリングして、
そのポテンシャルエネルギーφが運動エネルギーに変わ
つてベースコレクタバリヤ層を越え、そのようにして高
速に動作する構造である。
やFET素子とは異なつており、エミッタ，ベース，コレ
クタが同一導電型のｎ型であつて、第４図に示すバンド
構造図（バイアス状態を示す）のように、ホットエレク
トロンがエミッタベースバリヤ層をトンネリングして、
そのポテンシャルエネルギーφが運動エネルギーに変わ
つてベースコレクタバリヤ層を越え、そのようにして高
速に動作する構造である。
ところで、上記のように動作は全然相異しているもの
の、その断面構造は全く相似しており、いずれも縦型に
エミッタ，ベース，コレクタを積層したヘテロ接合形成
のデバイスである。
の、その断面構造は全く相似しており、いずれも縦型に
エミッタ，ベース，コレクタを積層したヘテロ接合形成
のデバイスである。
いま、HETを例にとつて、その従来の形成方法の概要を
第５図（ａ）〜（ｆ）に示す工程順断面図によつて説明
する。
第５図（ａ）〜（ｆ）に示す工程順断面図によつて説明
する。
第５図（ａ）参照；まず、分子線エピタキシャル成長
（MBE）法などを用いて半絶縁InP基板11上にn+−InGaAs
層（コレクタ層）12,i−In（AlGa）As層（ベースコレク
タバリヤ層）13,n−InGaAs層（ベース層）14,i−InAlAs
層（エミッタベースバリヤ層）15,n+−InGaAs層（エミ
ッタ層）16を結晶成長する。
（MBE）法などを用いて半絶縁InP基板11上にn+−InGaAs
層（コレクタ層）12,i−In（AlGa）As層（ベースコレク
タバリヤ層）13,n−InGaAs層（ベース層）14,i−InAlAs
層（エミッタベースバリヤ層）15,n+−InGaAs層（エミ
ッタ層）16を結晶成長する。
第５図（ｂ）参照；次いで、Cr/Auからなるエミッタ電
極17をリフトオフ法によつて形成した後、エミッタ電極
17を含むエミッタ層上にレジスト膜21のマスクを被覆
し、弗酸（HF）＋過酸化水素（H2O2）＋水（H2O）の混
合液によつてエッチングして、ベース層14を露出させ
る。
極17をリフトオフ法によつて形成した後、エミッタ電極
17を含むエミッタ層上にレジスト膜21のマスクを被覆
し、弗酸（HF）＋過酸化水素（H2O2）＋水（H2O）の混
合液によつてエッチングして、ベース層14を露出させ
る。
第５図（ｃ）参照；次いで、ベース電極部分のみを露出
させたレジスト膜22のマスクを被覆して、その上からレ
ジスト膜22を含む面上にCr/Auからなるベース電極膜18
をスパッタ法で被着し、その後に、レジスト膜22のマス
クを除去して、リフトオフ法によりベース電極18を形成
する。第５図（ｃ）はレジスト膜22を除去する直前の工
程断面図を示している。なお、このようなレジスト膜の
除去と共に、その上面の被着膜を除去するパターンニン
グ方法をリフトオフ法と云い、前記したエミッタ電極も
同様にして形成するものである。
させたレジスト膜22のマスクを被覆して、その上からレ
ジスト膜22を含む面上にCr/Auからなるベース電極膜18
をスパッタ法で被着し、その後に、レジスト膜22のマス
クを除去して、リフトオフ法によりベース電極18を形成
する。第５図（ｃ）はレジスト膜22を除去する直前の工
程断面図を示している。なお、このようなレジスト膜の
除去と共に、その上面の被着膜を除去するパターンニン
グ方法をリフトオフ法と云い、前記したエミッタ電極も
同様にして形成するものである。
第５図（ｄ）参照；次いで、エミッタ層およびベース電
極18を含む領域上にレジスト膜21のマスクを被覆し、上
記と同じエッチング混合液によつてエッチングしてコレ
クタ層12を露出させる。
極18を含む領域上にレジスト膜21のマスクを被覆し、上
記と同じエッチング混合液によつてエッチングしてコレ
クタ層12を露出させる。
第５図（ｅ）参照；次いで、エミッタ層，ベース層およ
びベース層，ベースコレクタバリヤ層の側面を被覆する
レジスト膜24のマスクを設けた後、コレクタ電極膜19を
被着する。
びベース層，ベースコレクタバリヤ層の側面を被覆する
レジスト膜24のマスクを設けた後、コレクタ電極膜19を
被着する。
第５図（ｆ）参照；次いで、上記と同様のリフトオフ法
によつてレジスト膜24を除去してコレクタ電極19を形成
し、図示のようなデバイスが完成される。
によつてレジスト膜24を除去してコレクタ電極19を形成
し、図示のようなデバイスが完成される。
ところが、上記のような形成方法によつてエミッタ電
極，ベース電極を形成すれば、それぞれのレジスト膜の
位置ずれを見込んだ寸法余裕を設けなければならず、そ
うしなければ、電極が側面で他の層と接触したりする問
題が起こる。従つて、第５図（ｆ）に示すように、エミ
ッタ電極，ベース電極の横方向の幅を２μｍにして、そ
の両側にそれぞれ１μｍずつの余裕寸法を設ける方法を
採つているが、そうすると、ベース層両端の幅が合計12
μｍになり、デバイス全体がその寸法余裕分だけ広くな
つて大型化し、その大型化は動作の高速化を阻害する欠
点がある。
極，ベース電極を形成すれば、それぞれのレジスト膜の
位置ずれを見込んだ寸法余裕を設けなければならず、そ
うしなければ、電極が側面で他の層と接触したりする問
題が起こる。従つて、第５図（ｆ）に示すように、エミ
ッタ電極，ベース電極の横方向の幅を２μｍにして、そ
の両側にそれぞれ１μｍずつの余裕寸法を設ける方法を
採つているが、そうすると、ベース層両端の幅が合計12
μｍになり、デバイス全体がその寸法余裕分だけ広くな
つて大型化し、その大型化は動作の高速化を阻害する欠
点がある。
即ち、例えば、最大発振周波数fmaxは なる関係が知られている。ここに、Ａは定数,fは遮断周
波数，αは電流利得,Rbはベース抵抗,Ccはコレクタ容量
である。そのうち、Rb,Ccは面積に比例して小さくな
り、その面積は幅（寸法）に比例するために、寸法が２
分の１になればRb,Ccは1/2となり、その結果、上記式か
ら最大発振周波数fmaxが２倍になり、高速化される。
波数，αは電流利得,Rbはベース抵抗,Ccはコレクタ容量
である。そのうち、Rb,Ccは面積に比例して小さくな
り、その面積は幅（寸法）に比例するために、寸法が２
分の１になればRb,Ccは1/2となり、その結果、上記式か
ら最大発振周波数fmaxが２倍になり、高速化される。
本発明はこのような点に着眼して、上記のデバイスを微
細化してコレクタ容量やベース抵抗を減少させ、一層高
速動作させることを目的とした製造方法を提案するもの
である。
細化してコレクタ容量やベース抵抗を減少させ、一層高
速動作させることを目的とした製造方法を提案するもの
である。
その目的は、コレクタ層、ベース層及びエミッタ層を半
絶縁性の基板上に順次積層してなるヘテロ接合形の半導
体装置の製造方法において、 コレクタ層、ベース層及びエミッタ層を形成した基板上
に耐エッチング膜を被着した後に、この耐エッチング膜
とエミッタ層とを選択的にエッチング除去し、ベース層
を露出するとともに、表面上に耐エッチング膜を残して
ベース層から凸状に突出したエミッタ層を形成する工程
と、 基板状に絶縁膜を形成するとともに、この絶縁膜を異方
性エッチングし、エミッタ層の側部及び耐エッチング膜
の側部に被着している絶縁膜のみを残し他の領域に付着
している絶縁膜を除去する工程と、 エミッタ層上の耐エッチング膜を除去し、絶縁膜内側で
その頂端から耐エッチング膜の膜厚相当分陥没した状態
でエミッタ層の表面を露出させる工程と、 基板上に電極膜を被着するとともに、この電極膜を部分
的に除去してエミッタ層上のエミッタ電極及びベース層
上のベース電極とを形成する工程とを有することを特徴
とする半導体装置の製造方法によって達成される。
絶縁性の基板上に順次積層してなるヘテロ接合形の半導
体装置の製造方法において、 コレクタ層、ベース層及びエミッタ層を形成した基板上
に耐エッチング膜を被着した後に、この耐エッチング膜
とエミッタ層とを選択的にエッチング除去し、ベース層
を露出するとともに、表面上に耐エッチング膜を残して
ベース層から凸状に突出したエミッタ層を形成する工程
と、 基板状に絶縁膜を形成するとともに、この絶縁膜を異方
性エッチングし、エミッタ層の側部及び耐エッチング膜
の側部に被着している絶縁膜のみを残し他の領域に付着
している絶縁膜を除去する工程と、 エミッタ層上の耐エッチング膜を除去し、絶縁膜内側で
その頂端から耐エッチング膜の膜厚相当分陥没した状態
でエミッタ層の表面を露出させる工程と、 基板上に電極膜を被着するとともに、この電極膜を部分
的に除去してエミッタ層上のエミッタ電極及びベース層
上のベース電極とを形成する工程とを有することを特徴
とする半導体装置の製造方法によって達成される。
即ち、本発明はエミッタベースバリヤ層を含むエミッタ
層の側部に絶縁膜（サイドウオール）を形成し、これを
利用してエミッタ電極とベース電極との間隔を小さくし
て、エミッタ電極とベース電極を同時に形成し、更に、
絶縁膜上の電極膜を除去して、両電極を分離する形成方
法である。
層の側部に絶縁膜（サイドウオール）を形成し、これを
利用してエミッタ電極とベース電極との間隔を小さくし
て、エミッタ電極とベース電極を同時に形成し、更に、
絶縁膜上の電極膜を除去して、両電極を分離する形成方
法である。
そうすれば、ベース層の幅を狭くできてRb及びCcを小さ
くできるとともに、エミッタ電極とベース電極間で発生
し易いリーク不良を減少させることができる。
くできるとともに、エミッタ電極とベース電極間で発生
し易いリーク不良を減少させることができる。
以下、図面を参照して実施例により詳細に説明する。
第１図（ａ）〜（ｉ）は本発明にかかる形成方法の工程
順断面図を示しており、順を追つて説明すると、 第１図（ａ）参照；従来と同様に半絶縁InP基板11上にn
+−InGaAs層（コレクタ層；膜厚3000Å，不純物濃度１
×1019／cm3）12,i−In（AlGa）As層（ベースコレクタ
バリヤ層；膜厚1000Å）13,n−InGaAs層（ベース層；膜
厚500Å，不純物濃度１×1018／cm3）14,i−InAlAs層
（エミッタベースバリヤ層；膜厚100Å）15,n+−InGaAs
層（エミッタ層；膜厚2000Å，不純物濃度５×1019／cm
3）16を結晶成長する。
順断面図を示しており、順を追つて説明すると、 第１図（ａ）参照；従来と同様に半絶縁InP基板11上にn
+−InGaAs層（コレクタ層；膜厚3000Å，不純物濃度１
×1019／cm3）12,i−In（AlGa）As層（ベースコレクタ
バリヤ層；膜厚1000Å）13,n−InGaAs層（ベース層；膜
厚500Å，不純物濃度１×1018／cm3）14,i−InAlAs層
（エミッタベースバリヤ層；膜厚100Å）15,n+−InGaAs
層（エミッタ層；膜厚2000Å，不純物濃度５×1019／cm
3）16を結晶成長する。
第１図（ｂ）参照；次いで、更にその上面に窒化シリコ
ン（Si3N4）膜25（膜厚4000Å；耐エッチング膜）をプ
ラズマ気相成長法によつて被着した後、エミッタ電極形
成部分上にレジスト膜26のマスクを被覆する。
ン（Si3N4）膜25（膜厚4000Å；耐エッチング膜）をプ
ラズマ気相成長法によつて被着した後、エミッタ電極形
成部分上にレジスト膜26のマスクを被覆する。
第１図（ｃ）参照；次いで、そのレジスト膜26をマスク
にして、トリフロロメタン（CHF3），フレオン（CF4）
を反応ガスとして垂直に異方性エッチングして、露出し
たSi3N4膜25をエッチング除去し、続いて、塩素（Cl2）
系ガスを反応ガスとして垂直に異方性エッチングしてエ
ミッタ層16,エミッタベースバリヤ層15をエッチング除
去して、ベース層14を露出させる。なお、このドライエ
ッチング法の代わりに弗酸系溶液によるウェットエッチ
ングをおこなつても良い。
にして、トリフロロメタン（CHF3），フレオン（CF4）
を反応ガスとして垂直に異方性エッチングして、露出し
たSi3N4膜25をエッチング除去し、続いて、塩素（Cl2）
系ガスを反応ガスとして垂直に異方性エッチングしてエ
ミッタ層16,エミッタベースバリヤ層15をエッチング除
去して、ベース層14を露出させる。なお、このドライエ
ッチング法の代わりに弗酸系溶液によるウェットエッチ
ングをおこなつても良い。
第１図（ｄ）参照；次いで、化学気相成長法によつてSi
O2膜27（膜厚3000Å程度；絶縁膜）を被着した後、CHF3
ガスを反応ガスとしてSiO2膜27を垂直に異方性エッチン
グして、エミッタ層16,エミッタベースバリヤ層15の側
部にのみSiO2膜27を残存させる。このSiO2膜をサイドウ
オール（側壁）と呼んで、このサイドウオールの形成方
法は公知である。
O2膜27（膜厚3000Å程度；絶縁膜）を被着した後、CHF3
ガスを反応ガスとしてSiO2膜27を垂直に異方性エッチン
グして、エミッタ層16,エミッタベースバリヤ層15の側
部にのみSiO2膜27を残存させる。このSiO2膜をサイドウ
オール（側壁）と呼んで、このサイドウオールの形成方
法は公知である。
第１図（ｅ）参照；次いで、三弗化窒素（NF3）ガスを
用いてドライエッチングして、エミッタ電極形成部分上
のSi3N4膜25を除去する。このNF3ガスではSiO2膜27やIn
GaAs層（エミッタ層，ベース層）はエッチングされな
い。
用いてドライエッチングして、エミッタ電極形成部分上
のSi3N4膜25を除去する。このNF3ガスではSiO2膜27やIn
GaAs層（エミッタ層，ベース層）はエッチングされな
い。
第１図（ｆ）参照；次いで、エミッタ電極形成部分，Si
O2膜27およびベース電極形成部分を除く部分上にレジス
ト膜28のマスクを被覆し、その上面に蒸着法またはスパ
ッタ法によつて電極膜29を被着する。電極膜29はCr（20
0Å）/Au（3000Å）の積層膜である。
O2膜27およびベース電極形成部分を除く部分上にレジス
ト膜28のマスクを被覆し、その上面に蒸着法またはスパ
ッタ法によつて電極膜29を被着する。電極膜29はCr（20
0Å）/Au（3000Å）の積層膜である。
第１図（ｇ）参照；次いで、レジスト膜28を除去して、
電極膜29をリフトオフして除去し、電極膜29がエミッタ
電極，ベース電極としてエミッタ層およびベース層の上
に形成され、且つ、SiO2膜27の上に電極膜29が残存す
る。更に、SiO2膜27上の電極膜29は斜め60°方向からAr
イオンによつてイオンミリングして除去して、SiO2膜27
で分離されたエミッタ電極とベース電極を形成する。且
つ、この方法はリフトオフ法であるが、逆に先に電極膜
を被着し、その上にレジスト膜を形成してパターンニン
グする通常の方法を採つても良い。なお、第１図（ｇ）
はリフトオフする直前の工程断面を示している。
電極膜29をリフトオフして除去し、電極膜29がエミッタ
電極，ベース電極としてエミッタ層およびベース層の上
に形成され、且つ、SiO2膜27の上に電極膜29が残存す
る。更に、SiO2膜27上の電極膜29は斜め60°方向からAr
イオンによつてイオンミリングして除去して、SiO2膜27
で分離されたエミッタ電極とベース電極を形成する。且
つ、この方法はリフトオフ法であるが、逆に先に電極膜
を被着し、その上にレジスト膜を形成してパターンニン
グする通常の方法を採つても良い。なお、第１図（ｇ）
はリフトオフする直前の工程断面を示している。
第１図（ｈ）参照；次いで、エミッタ層を含むベース層
上にレジスト膜30のマスクを被覆し、Cl2系ガスを反応
ガスとして垂直に異方性エッチングしてべース層14,ベ
ースコレクタバリヤ層13をエッチング除去してコレクタ
層12を露出させる。この時、電極膜はCl2系ガスのマス
クとしても利用し、ベース電極の外側面にベース層を残
さないように精度良く形成する。
上にレジスト膜30のマスクを被覆し、Cl2系ガスを反応
ガスとして垂直に異方性エッチングしてべース層14,ベ
ースコレクタバリヤ層13をエッチング除去してコレクタ
層12を露出させる。この時、電極膜はCl2系ガスのマス
クとしても利用し、ベース電極の外側面にベース層を残
さないように精度良く形成する。
第１図（ｉ）参照；しかる後、コレクタ電極31を形成す
る。なお、このコレクタ電極は従来法（第５図（ｅ），
（ｆ）に説明したリフトオフ法）と同様におこない、コ
レクタ電極はCr（200Å）/Au（3000Å）またはAuGe（20
0Å）/Au（3000Å）からなる膜である。
る。なお、このコレクタ電極は従来法（第５図（ｅ），
（ｆ）に説明したリフトオフ法）と同様におこない、コ
レクタ電極はCr（200Å）/Au（3000Å）またはAuGe（20
0Å）/Au（3000Å）からなる膜である。
上記が本発明にかかる形成方法の概要で、このようにし
て形成すれば、エミッタ電極，ベース電極の幅を従来と
同様に２μｍの幅にしても、エミッタ電極とベース電極
の間隔がSiO2膜26の膜厚0.3μｍとなり、ベース層の外
端の幅は合計6.6μｍになつて、ベース層の寸法が従来
のほぼ２分の１にすることができる。
て形成すれば、エミッタ電極，ベース電極の幅を従来と
同様に２μｍの幅にしても、エミッタ電極とベース電極
の間隔がSiO2膜26の膜厚0.3μｍとなり、ベース層の外
端の幅は合計6.6μｍになつて、ベース層の寸法が従来
のほぼ２分の１にすることができる。
従つて、ベース抵抗およびコレクタ容量もほぼ半減し
て、最大発振周波数fmaxは約２倍になる。例えば、fmax
は50GHZから100GHZ程度に改善されて、動作の高速化が
図れる。
て、最大発振周波数fmaxは約２倍になる。例えば、fmax
は50GHZから100GHZ程度に改善されて、動作の高速化が
図れる。
以上の説明から明らかなように、本発明によれば最大発
振周波数が大きくなってマイクロ波の周波数特性を改善
できるし、またエミッタ電極とベース電極間で発生し易
いリーク不良を減少させることも可能となる。
振周波数が大きくなってマイクロ波の周波数特性を改善
できるし、またエミッタ電極とベース電極間で発生し易
いリーク不良を減少させることも可能となる。
上記はInGaAs/In（AlGa）As系HETの例で説明したが、そ
の他のHETにも適用でき、また、同一構造を有するHBTに
も適用できることは勿論である。
の他のHETにも適用でき、また、同一構造を有するHBTに
も適用できることは勿論である。
第１図（ａ）〜（ｉ）は本発明にかかる形成方法の工程
順断面図、 第２図はGaAs系HBTの断面図、 第３図はInGaAs/In（AlGa）As系HETの断面図、 第４図はHETのバンド構造図、 第５図（ａ）〜（ｆ）は従来の形成方法の工程順断面図
である。 図において、 11は半絶縁InP基板 12はn+−InGaAs層（コレクタ層）、 13はｉ−In（AlGa）As層（ベースコレクタバリヤ） 14はｎ−InGaAs層（ベース層）、 15はｉ−InAlAs層（エミッタベースバリヤ）、 16はn+−InGaAs層（エミッタ層）、 25はSi3N4膜（耐エッチング膜）、 26,28,30はレジスト膜、 27はSiO2膜（絶縁膜）、 29は電極膜（エミッタ電極，ベース電極）、 31はコレクタ電極 を示している。
順断面図、 第２図はGaAs系HBTの断面図、 第３図はInGaAs/In（AlGa）As系HETの断面図、 第４図はHETのバンド構造図、 第５図（ａ）〜（ｆ）は従来の形成方法の工程順断面図
である。 図において、 11は半絶縁InP基板 12はn+−InGaAs層（コレクタ層）、 13はｉ−In（AlGa）As層（ベースコレクタバリヤ） 14はｎ−InGaAs層（ベース層）、 15はｉ−InAlAs層（エミッタベースバリヤ）、 16はn+−InGaAs層（エミッタ層）、 25はSi3N4膜（耐エッチング膜）、 26,28,30はレジスト膜、 27はSiO2膜（絶縁膜）、 29は電極膜（エミッタ電極，ベース電極）、 31はコレクタ電極 を示している。
Claims (1)
- 【請求項１】コレクタ層、ベース層及びエミッタ層を半
絶縁性の基板上に順次積層してなるヘテロ接合形の半導
体装置の製造方法において、 前記コレクタ層、前記ベース層及び前記エミッタ層を形
成した前記基板上に耐エッチング膜を被着した後に、こ
の耐エッチング膜とエミッタ層とを選択的にエッチング
除去し、ベース層を露出するとともに、表面上に耐エッ
チング膜を残してベース層から凸状に突出したエミッタ
層を形成する工程と、 前記基板状に絶縁膜を形成するとともに、この絶縁膜を
異方性エッチングし、前記エミッタ層の側部及び前記耐
エッチング膜の側部に被着している前記絶縁膜のみを残
し他の領域に付着している前記絶縁膜を除去する工程
と、 前記エミッタ層上の前記耐エッチング膜を除去し、前記
絶縁膜内側でその頂端から前記耐エッチング膜の膜厚相
当分陥没した状態で前記エミッタ層の表面を露出させる
工程と、 前記基板上に電極膜を被着するとともに、この電極膜を
部分的に除去して前記エミッタ層上のエミッタ電極及び
前記ベース層上のベース電極とを同時に形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319270A JPH0695523B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319270A JPH0695523B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01160050A JPH01160050A (ja) | 1989-06-22 |
| JPH0695523B2 true JPH0695523B2 (ja) | 1994-11-24 |
Family
ID=18108333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319270A Expired - Lifetime JPH0695523B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695523B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268857B1 (ko) * | 1992-06-12 | 2000-10-16 | 김영환 | 수직 바이폴라 트랜지스터의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4943583A (ja) * | 1972-08-30 | 1974-04-24 | ||
| JPH0638421B2 (ja) * | 1984-11-14 | 1994-05-18 | 日本電信電話株式会社 | バイポ―ラトランジスタの製法 |
| JPS6254464A (ja) * | 1985-09-02 | 1987-03-10 | Nippon Telegr & Teleph Corp <Ntt> | バイポ−ラトランジスタ及びその製法 |
-
1987
- 1987-12-16 JP JP62319270A patent/JPH0695523B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01160050A (ja) | 1989-06-22 |
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