JPH069360B2 - Ｎビット文字ストリーム送出方法 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は情報通信システムにおいて改良された文字サー
ビス機能を提供するように直列ＨＤＬＣビットストリー
ムを並列に処理する方法及びこの方法を実現する装置に
関する。

Ｂ．従来技術 同期伝送プロトコル：ＳＤＬＣ（同期データリンク制
御）又はＨＤＬＣ（ハイレベルデータリンク制御）は同
期データ伝送を制御する構造及び規則を規定するプロト
コルである。

これらのプロトコルはよく知られており文献に詳細に記
述されている。

これらのプロトコルに従って、ビットストリームは下記
の一定の方式によって構築されたフレームを含む。

フレームは下記のパターン：０１１１１１１０を有する
フラグで始まる。フラグは第１の値のｆ個の連続ビッ
ト、即ち６ビットの“１”を含む。そのあとに情報ブロ
ックが続く。情報ブロックはアドレス、制御及び（もし
あれば）データ文字を含む可変数の文字から成る。この
ブロックでは、第２の値、即ち“０”の１ビットを第１
の値の（ｆ−１）個の連続ビット、即ち５ビットの
“１”の後に挿入し、それによってフラグパターンが情
報ブロックで生ずるのを阻止する。ある場合には、フレ
ームは第１の値のｆ個よりも多い連続ビットから成るア
イドルパターン又はアボートパターンのような特定の意
味のパターンを含む。これらのパターンには“０”は挿
入されていない。

情報ブロックのあとには、（０が挿入された）フレーム
検査シーケンス文字が付加され、誤り検出機能が提供さ
れる。フレームは次のフレームの開始フラグとして用い
ることができるフラグにより終了される。

ＩＢＭ３７２５又はＩＢＭ３７４５のような通信制御装
置又はフロント・エンド・プロセッサはライン走査手段
によりＨＤＬＣラインに接続される。従来のＨＤＬＣラ
インのライン走査機能の実現は、米国特許第４４９３０
５１号に記載されたように、ＨＤＬＣビットストリーム
のビット毎の処理を提供する際に前記の特異性を利用し
ている。複数のラインの走査を制御する走査手段では、
記憶領域が各ラインに割当てられ、且つラインに関する
情報を記憶する制御ブロックを含む。処理されるビット
（受信されたビット又は送信されるビット）の各々は別
々に管理され、下記のために制御ブロック情報を更新す
る。

・０挿入及び削除 ・フラグ、アボート、アイドル構成の認識及び生成 ・フレーム検査シーケンスの累算及び検査 Ｃ．発明が解決しようとする課題 超高速伝送は走査機能の効率的な実現を必要とするが、
性能が制御ブロック情報の読取り及び書込みに費やされ
る時間により制限される従来のビット毎の処理では得ら
れない。制御ブロックは処理されるビットに応じて読取
り・更新され、且つ更新された情報は制御ブロックに再
書込みされなければならないので、処理されるビット毎
に記憶装置を２回アクセスする必要がある。

制御ブロックの組合せ更新プロセスの経路遅延によるも
う１つの性能限界もある。

本発明の目的は直列のHDLC/SDLCビットストリームがｎ
ビット毎に処理されることを可能にする方法及び装置を
提供し、前記ビットストリームの処理動作の性能を向上
させることである。

Ｄ．課題を解決するための手段 本発明は直列に受信するビットストリーム又は直列に送
信しなければならないビットストリームを連続する時間
間隔でｎビット毎に処理することを可能にする方法、及
びこの方法を実現する装置に関連する。

ビットストリームは第２の値（０）の２ビット間の第１
の値（１）のｆビットを含む特定のビットパターンを有
するフラグによって区切られるフレーム、及び第１の値
の（ｆ−１）ビットのあとに第２の値のビットが挿入さ
れる情報ビットブロックを移送する。

送信装置の機能は、情報ブロックで第１の値の（ｆ−
１）ビットのあとに第２の値のビットを挿入することで
ある。受信装置の機能は情報ブロックを検索するため第
１の値の（ｆ−１）ビットのあとの第２の値のビットを
削除することである。

これらの機能を実行するため受信装置は下記のステップ
から成る方法を実行する： (1)時間間隔Ｔの間に、到来するビットストリームを直
列に受信し、そこからｎ個の連続するビットを並列処理
されるように組み立てる。

(2)最も早く(least recently)受信したビットからのnビットに
おける第1の値の連続するビットの数1Lを計算する。 (3)最も遅く(most recently)受信したビットからのnビットに
おける第1の値の連続するビットの数1Rを計算する。 (4)下記のように、１Ｌをｎと比較しビットストリーム
における第１の値の連続するビットの現在の数Ｃ１
（Ｔ）を計算する： もしｎ＞１Ｌなら、C1(T)＝１Ｌ＋C(T -1)と置き、且つ
C(T)＝１Ｒと置く。

もしｎ＝１Ｌ＝１Ｒなら、C1(T)＝１Ｌ＋C(T-1)と置
き、且つC(T)＝C1(T)と置く。

ただし、C(T)はC1(T+1)を計算するため次の時間間隔（T
+1）で１Ｌに加えられる数であり、C(T-1)は前の時間間
隔Ｔの間に計算された数である。

(5)ｎがｆよりも大きいとき、第２の値の左端及び右端
のビット間のビットが第１の値にセットされた連続する
ｆ又は（ｆ−１）ビットを含むかどうかを検査し、ｎビ
ットには削除される少なくとも２ビットから成る特定の
情報のビットパターン又はフラグパターンを含むことを
表わす特定のパターンを表示する。

(6) C1(T)及び１Ｌの値から、並びにもしあれば、特定
のパターン表示から、どの位置で第２の値のビットが削
除されなければならないか、及びフラグが受信されたか
どうかを判定する。

(7)少なくとも１つの間隔Ｔで受信され処理されたビッ
トから、ｎよりも大きいか又はそれに等しいＮビット文
字を組み立てる。

送信装置は下記のステップから成る方法を実現する： (a)連続する時間間隔でフレームのＮビット文字を次の
ように処理する。フラグを処理する場合を除く各時間間
隔Ｔで、第２の値の可変数ｘのビットを、文字ビット値
及び前の間隔での文字処理中に計算された第１の値のビ
ット数の関数として、第１の値の（ｆ−１）ビットのあ
とに挿入する。前記ビット数は、前の間隔で処理された
文字のビットの値に応じて、０と（ｆ−１）の間の値を
とる。

(b)各時間間隔Ｔで、所与のビット数ｎを送信し、r(T)
ビットを維持する。この場合、ｎは前の間隔（T-1）か
ら保持されたr(T-1)個の残余ビット及び現在の間隔で処
理された文字から取出されたn(T)ビットの和で、ｎ＝r
(T-1)＋n(T)となる。

r(T)はr(T)＝N+x-n(T)で計算される。r(T)はｎビットの
送信能力をオーバフローし、次の期間（Ｔ＋１）で残余
ビットとして送信される。

実施例の説明はｆ＝６と仮定して行われるが、異なるパ
ラメータを有するフレームを処理するため当業者がロジ
ック回路を変更することは容易である。

Ｅ．実施例 本発明による方法及び装置は直列SDLC/HDLCビットスト
リームを送受信する任意の情報通信システムで用いるこ
とができる。

それらは通信制御装置のライン走査手段で実現される本
発明の良好な実施例で詳細に説明する。通信制御装置
は、欧州特許出願公開第２３２４３７号（１９８７年８
月１９日）に記載されているように、直列リンクを介し
て、送信及び受信能力を有する複数のラインに接続され
る。

前記特許出願の記述に従って、各々のラインは特定の形
式を有する直列リンクにスロットを提供し、各スロット
において可変数のビットを送受信する能力を、ラインに
接続されたユーザーに与える。各々のスロットにおける
有効なビットの数は、可変区切り構成によって指示され
る。

１ユーザーからの直列HDLC/SDLCビットストリームはこ
のように直列リンク上でユーザーに割当てられたスロッ
トに分割される。

本発明に従って、各々のスロットで受信された有効なビ
ットは従来のHDLC/SDLC機能、即ち特定パターンの認識
及び生成、ゼロ削除及び挿入、並びにＦＣＳ（フレーム
検査シーケンス）の累算及び検査を実行するため並列に
処理される。

第１図は、ネットワーク制御プログラムを実行する中央
制御装置ＣＣＵ１を含み、バス２を介して少なくとも１
つの中央処理装置ＣＰＵ３に接続された通信システムの
概要図を示す。

ユーザーは少なくとも１つの走査手段４を介してバス２
に接続される。走査手段４の機能は各ユーザーラインを
米国特許第４４９３０５１号に記述されたように走査す
ることである。

ライン走査手段の動作を改良するため、ユーザーはアダ
プタ５を介してライン走査手段４に接続される。アダプ
タ５はユーザーライン６−１〜６−ｉ及び直列リンク７
間をインタフェースし、前述の欧州特許出願に記載され
たように、ユーザーライン上のビットストリームを直列
リンク７上の特定の形式に又はその逆に適応させる。

本発明に従って、ライン走査手段には文字サービス機能
装置８が設けられる。装置８はHDLC/SDLCビットストリ
ームをユーザーラインから受取り、そこからＮビット文
字を作成する。作成された文字は該走査手段の上部の層
に提供される。装置８は上部の層からＮビット文字を受
取り、受取った文字はHDLCビットに変換されユーザーラ
インに送られる。

第２図は文字サービス機能装置８の受信部及び送信部の
ブロック図を示す。

この装置の主構成素子は出入りする直列ビットストリー
ムを処理する並列プロセッサ１０である。到来するビッ
トストリームはユーザーライン6-1〜6-iの受信インタフ
ェースから受取られ、出てゆくビットストリームはユー
ザーライン6-1〜6-iの送信インタフェースから送信され
る。

装置８の受信部はデータインレジスタ１２、制御ブロッ
クレジスタ１４及びＮビット文字レジスタ１６を含む。
各ユーザーラインはレジスタ１２、１４及び１６で１つ
の位置を割合てられる。スケジューラ１８はアドレスバ
ス２０にレジスタアドレスを生成し、選択された１つの
ユーザーから受取ったビットを処理するようにレジスタ
位置を順次にアドレス指定する。

選択されたユーザーに割当てられたレジスタ１２及び１
４のアドレス指定された位置に含まれたデータインビッ
ト及び制御ブロックビットは、バス２２を介して並列プ
ロセッサ１０に供給され、時間間隔Ｔで処理される。Ｎ
ビット文字は並列プロセッサ１０により生成され、バス
２４を介して、選択されたユーザーに割当てられたレジ
スタ１６のアドレス指定された位置に供給される。レジ
スタ１６で組み立てられたＮビット文字はこうしてライ
ン走査手段４の上部の層で使用可能になる。

受信動作の場合、並列プロセッサ１０は１つのユーザー
ライン、例えば６−１から受取ったｎビットの処理に割
当てられた時間間隔Ｔで下記の動作を実行する。データ
インレジスタ位置１２−１で受取ったｎビットはレジス
タ位置１４−１にある制御ブロックビットと一緒に並列
プロセッサ１０に供給される。制御ブロックビットは前
記ユーザーラインからのｎビットの処理に割当てられた
前の時間間隔Ｔ−１からの残余ビットを含む。Ｎビット
文字は前記間隔Ｔで受取ったビットから生成されるとと
もに、前の間隔Ｔ−１、Ｔ−２、等で受取ったビットか
らも潜在的に生成され、且つ並列プロセッサは次の間隔
Ｔ＋１で用いる残余ビットを生成する。

本発明による装置は、フレームパラメータが現に標準規
格として勧告されているもの、即ちｆ＝６、１５個の１
のビットから成るアイドルパターン、及び７個の１のビ
ットから成るアボートパターンであると仮定して説明す
る。しかしながら、当業者が異なるパラメータに適応す
るようにロジック回路を変更するのは容易である。

並列プロセッサの機能は特定のHDLC/SDLCの特定のパタ
ーン：１５個の連続する１から成るアイドルパターン、
７個の連続する１から成るアボートパターン、及びフレ
ームを開始するフラグパターン０１１１１１１０を認識
することである。更に、並列プロセッサは５個の連続す
る１の次の０を削除しなければならない。並列プロセッ
サの動作はあとでその詳細な図面を参照して説明する。

並列プロセッサの送信部はＮビット文字レジスタ２８、
制御ブロックレジスタ３０及びデータアウトレジスタ３
２から成り、各レジスタはユーザーライン当り１つの位
置を含み、スケジューラ１８によりアドレス指定され
る。

上部の層からのＮビット文字はレジスタ２８に書込ま
れ、バス３４を介して並列プロセッサ１０に供給され
る。プロセッサ１０はユーザーラインに送られる特定の
パターンを生成し、５個の連続する１のあとに０を挿入
し、間隔Ｔでユーザーラインに送られるｎビットをレジ
スタ３２に供給する。もし送ることができない残余ビッ
トがあれば、制御ブロックレジスタ３０に書込まれ、次
の時間間隔Ｔ＋１で送られる。

第２図で、レジスタ１２、１４、１６、２８、３０及び
３２は、各ユーザーに割当てられたアドレス可能な位置
と共にランダムアクセス記憶装置に組込むことができ
る。スケジューラは本発明の部分ではないから、その詳
細な説明は行なわない。

次に、装置８の受信部及び送信部について第３図〜第１
４図を参照して詳細に説明する。

第３図に示すように、１つのユーザー、例えばユーザー
１から受取ったビットはレジスタ位置１２−１に書込ま
れる。本発明の良好な実施例では、直列リンク７（第１
図）上にある、前述の欧州特許出願に記述されているス
ロットの内容に対応する可変数のビットは、時間間隔Ｔ
で処理され、有効ビットの数ｖは可変区切りにより表示
される。該説明では、ｎはＮに等しく且つ８よりも小さ
いか又は８に等しいと仮定するが、本発明の原理はそれ
よりも大きい数にも適用することができる。

各ユーザーに割当てられたレジスタ位置はＸ０〜Ｘ８の
９ステージを含む。第３図では、４つの有効ビットｄ０
〜ｄ３はレジスタ位置１２−１に入力され、可変区切り
構成０００１によって区切られる。この構成では、右端
の０に続く最初の１が有効ビットを区切る。それゆえ、
ｄ０は最も早く受信したビットであり、ｄ３は最も遅く
受信したビットである。もし８ビットが受信されていた
なら、レジスタはステージＸ０〜Ｘ８にそれぞれ、１d0
d1 d2 d3 d4 d5 d6 d7 d8を含み、左端の位置の１が可
変区切り構成となる。

レジスタ位置１２−１の内容はロジック回路４０に供給
される。回路４０は特定の構成：フラグ、アイドル、ア
ボートを検出して対応する表示をライン４２、４４及び
４６に生成し、削除しなければならない０を検出し、且
つフラグのあとにフレームを開始するビット位置、即ち
ビット“Ｄｉ”での新フレーム境界信号の表示をバス４
８に生成する。

多重ロジック回路５２は０削除後のビットを受取って、
９ステージＺ０〜Ｚ８を含むレジスタ５０に供給する。
可変区切り構成は、０が削除されなかったものと仮定す
ると、第３図に示すように、レジスタ５０で右寄りの部
分に位置する。

ユーザー１に割当てられた制御ブロックレジスタ位置１
４−１は、前の時間間隔でビットの処理から生ずる残余
ビットを含み、前記残余ビットの数は可変区切り構成に
より示される。２つの残余ビットr0及びr1がレジスタ位
置１４−１に示されている。

連結ロジック５４はライン４２のフラグ表示、及びバス
４８の新しいフレーム境界信号に応答してＮビット文字
を組み立てる。

バス４８の新フレーム境界の表示により、連結ロジック
５４は有効な残余ビット（r0、r1）及び新たに受取った
レジスタ(d0〜d3)を新フレーム境界表示に基づく位置に
連結し、有効ビットのカウントｄを計算する。

もしｄが８に等しいか又は８よりも大きいなら、文字ラ
イン５５は活動状態になり、対応する文字ビットＣ０〜
Ｃ７をレジスタ位置１６−１に送り、もしフラグ、アイ
ドル、アボートのラインが活動状態ではないなら、新し
い残余ビットＣ８〜Ｃｄを制御ブロックレジスタ位置１
４−１に書込む。そうするために、ライン５５からの文
字信号がＡＮＤゲート５９を介して文字レディライン５
６に送られるのを阻止する信号をその出力ラインに生成
するＮＯＲ回路５７にライン４２、４４及び４６を接続
する。

もしｄが８よりも小さいなら、ビットＣ０〜Ｃｄは制御
ブロックレジスタ１４−１に書込まれる。

このプロセスはあとで詳細に説明する。

回路３６は第４図の上部の層に配置することができ、ラ
イン４２上のフラグ信号及びレジスタ１６−１の内容に
応答し、ＦＣＳ値を計算してそれを検査し、誤りのある
フレームが見つかったときライン３７に誤り信号を供給
する。

回路４０、５０、５２及び５４は並列プロセッサの受信
部を構成する。

第４図はロジック回路４０及び５２の詳細図である。

回路４０は可変区切り検出回路６０を含む。回路６０は
アドレス指定されたレジスタ位置、例えば１２−１の内
容に応答し、その９出力ライン６０−０〜６０−８のう
ちの１つに、レジスタ位置１２−１における有効なビッ
トの数を表わす活動状態の信号を供給する。有効なビッ
トの数は可変区切り構成によって異なる。例えば、ライ
ン６０−４上の信号は、本発明に従って並列に処理され
る、Ｖ＝４の有効ビットがあることを表わす。

レジスタ位置１２−１の内容は多重化回路６２に供給さ
れ、回路６２は受取ったビットを配列して３つの構成を
生成する。

９ステージＤ０〜Ｄ８を含むレジスタ６４における構成
は、最も早く受取ったビットｄ０を有する有効なデータ
ビットを左端のステージに、可変区切り構成を右側のス
テージに包含する。これは有効ビット数Ｖに応じて下記
の表１のように変わる： ８ステージＬ０〜Ｌ７を含むレジスタ６６における構成
は、最も早く受取ったビットを有する有効なデータビッ
トを左端の位置に、埋め込まれた０を右側に包含する。
これは有効データビット数Ｖに応じて下記の表２のよう
に変わる： ８ステージＲ０〜Ｒ７を含むレジスタ６８における構成
は、最も遅く受取ったビットを有する有効なデータビッ
トを左端の位置に、埋め込まれた０を右側に包含する。
これは有効データビット数Ｖに応じて下記の表３のよう
に変わる： レジスタ６６の内容はバス７２を介してロジック回路７
０に供給される。回路７０はバス７４を構成するその８
出力ラインのうちの１つのラインに最も早く受取ったビ
ットからの１の数１Ｌ及び有効なビット中の最初の０の
表示を供給する（１Ｌは“左側の１”を表わす）。

レジスタ６６における構成はこの表示が第７図に示すよ
うな簡単なロジック回路を介して供給されることを可能
にする。

レジスタ６８の内容はバス７８を介してロジック回路７
６に供給される。回路７６はバス８０を構成するその８
出力ラインのうちの１つのラインに最も遅く受取ったビ
ットからの１の数１Ｒ及び有効なビット中の最初の０の
表示を供給する（１Ｒは“右側の１”を表わす）。

レジスタ６８における構成はこの表示が第７図に示す回
路と同一のロジック回路を介して供給されることを可能
にする。

回路８２はビットストリームで連続する１の数C1(T)を
バス８４に生成する。これは時間間隔Ｔで受取ったビッ
トの関数として且つその前に受取ったビットを考慮して
計算される。回路８２は１の数の計算ロジック回路８６
及びレジスタ８８を含む。レジスタ８８は、時間間隔Ｔ
毎に、次の時間間隔T+1でC1(T+1)の計算に用いられる新
しい値C(T)に更新される。

回路８２はそのプロセスを本発明に従って下記のように
実現する。

回路８６は１ＬとＶを比較する。

もしＶ＝１Ｌなら、C1(T)＝C(T-1)＋１Ｌと置き［C(T-
1)は前の時間間隔（T-1）でレジスタ８８に書込まれた
値］、且つC(T)＝C1(T)と置くことによりレジスタ８８
が更新される。

もしＶ＞１Ｌなら、C1(T)＝C(T-1)＋１Ｌと置き、且つC
(T)＝１Ｒと置くことによりレジスタ８８が更新され
る。

従って、数C1(T)は間隔Ｔで受取ったビットを含むビッ
トストリーム中の連続する１の数を表わす。この数は回
路９４で検査される。もしそれが１５に等しければ、ア
イドルライン４４が活動状態になり、もしそれが７に等
しければ、アボートライン４６が活動状態になり、そし
て、もしそれが６に等しければ、フラグライン４２が活
動状態になり、ビット“Ｄｉ”の新フレーム境界の表示
がバス４８に供給される。

また、C1(T)＝５は５個の連続する１の次の０が削除さ
れることを意味し、数1Lによる削除すべき０の位置は、
バス９６の１つのラインに表示される。

更にＶ＝７及びＶ＝8であるとき、フラグパターン０１
１１１１１０のような特定のパターン、または０１１１
１１０ｘもしくはｘ０１１１１１０（ｘはドントケアを
意味する）のような、２つの０が削除されなければなら
ない、特定のパターンが時間間隔Ｔで受取られることが
あるから、レジスタ６６の内容は特定パターン認識回路
９８に供給される。回路９８はライン１００にフラグ表
示を生成して回路９４に供給し、C1(T)の検査から生ず
るフラグ表示とＯＲ演算するか、Ｄ６又はＤ７における
第２の０削除の表示を生成し、バス１０２を介して０削
除多重回路５２に供給する。

レジスタ６４の内容はバス１０４を介して多重回路５２
に供給され、回路５２はバス９６及び１０２上の削除す
る０の表示に応じて、適切なビット構成をレジスタ５０
にロードする。

表４は、バス９６上の表示が“Ｄ０の０削除”、バス１
０２上の表示が“Ｄ６の０削除”のとき、異なるＶの値
について、回路５２により実行されるシフト動作の特定
の例を示す。

有効なビットの数ｚが有効ビットの右の区切り可変構成
によって示される、レジスタ５０の内容はバス１０６を
介して連結ロジック５４に提供される。

第５図に連結ロジック５４を示す。レジスタ位置１４−
１における前の処理時間間隔（Ｔ−１）からの残余ビッ
ト及びレジスタ５０の内容は、２つの多重回路１０８及
び１１０に供給される。回路１０８及び１１０はレジス
タ位置１４−１及びレジスタ５０の内容を、レジスタ位
置の右側の可変区切り構成によって表示され可変区切り
検出回路１１４によって検出された有効な残余ビットの
数、ライン４２上のフラグ表示、及びバス４８上のビッ
トＤｉ新フレーム境界信号の関数としてレジスタ１１２
の所与の位置に移送する。

例えば、フラグライン４２は非活動状態であり、可変区
切り１０００００により示すようにレジスタ位置１４−
１に２つの有効な残余ビットr1及びr2があり、そしてレ
ジスタ５０の内容はd1 d2 d3１００００であると仮定す
ると、第５図に示すように、１６のステージＣ０〜Ｃ１
５から成るレジスタ１１２の内容は、r0 r1 d1 d2 d3１
００００００００００になる。可変区切り回路１１６は
レジスタ１１２にある有効なビットの数ｄを検査し（こ
の特定のケースでは５個の有効なビットが見つかっ
た）、比較器１２０で数８と比較される。

もしｄが８よりも小さければ、比較器１２０の出力ライ
ン１２２が活動状態となる。このラインはゲート回路１
２４に供給されてレジスタ１１２のステージＣ０〜Ｃ７
に含まれたビットがレジスタ位置１４−１に書込まれ、
次の時間間隔Ｔ＋１の間に残余ビットとして用いられ
る。これらのステージは可変区切りパターンを含むか
ら、このパターンは位置１４−１に書込まれて、有効な
残余ビットの数を計算するのに用いることができる。

もしｄが８よりも大きいか又は８に等しければ、出力ラ
イン５５が活動化され、文字レジスタ位置にある文字を
上部の層に送ることができることを表わす。このライン
５５はＡＮＤゲート５９（第３図）を介してゲート回路
１２６に接続されており、従って、ステージＣ０〜Ｃ７
にある文字ビットをバス１２８を介してレジスタ１６−
１に転送することができる。このラインはゲート回路１
３０にも接続され、回路１３０は残余ビットとステージ
Ｃ８〜Ｃ１５にある可変区切りパターンとをレジスタ位
置１４−１に転送する。

もしフラグ信号がライン４２で受信されるなら、フラグ
ビットは上部の層に送信しなくてもよく、新たに受取っ
たフレームの最初のビットは、バスライン４８のうちの
１つにある信号で示すように、レジスタ１１２に転送さ
れる。

もしｄが０又は８に等しくない状態でフラグ信号が活動
化されるなら、“フレームがバイト境界から外れてい
る”ことを意味する誤りが報告される。この信号はＡＮ
Ｄゲート１３２により生成される。ゲート１３２はライ
ン４２のフラグ信号及びＯＲゲート１２１の出力信号に
より条件付けられる。ゲート１２１はライン１２２の活
動状態の信号、及びｄが０でも８でもないとき比較器１
２０の出力ライン１２３の活動状態の信号により活動化
される。

第６図は有効なビットの数Ｖの表示を生成するため回路
６０として用いることができるロジック回路の詳細を示
す。回路１１６及び回路１１４も、レジスタ１１２にお
れる有効な残余ビットの数Ｒ及び有効なビットの数ｄの
表示を生成するため、同じ原理を用いて構築することが
できる。

回路６０は８個のＡＮＤゲート２００〜２０７を含む。
これらのゲートは出力ライン６０−１〜６０−７にＶ＝
０〜Ｖ＝７の表示を供給する。Ｖ＝８の表示はＸ０の値
から直接生成される。回路６０はＡＮＤゲート２０８〜
２１６も含む。ＡＮＤゲート２０８〜２１６の出力ライ
ンはそれぞれＡＮＤゲート２０１〜２０７の第１の入力
に接続される。ＡＮＤゲート２０１〜２０７の第２の入
力はそれぞれＸ２〜Ｘ８に含まれたビットを受取る。

Ｘ０〜Ｘ７に含まれたビットはインバータ２１７〜２２
４によって反転される。インバータ２１７の出力ライン
はＡＮＤゲート２００の第１の入力に接続され、その第
２の入力はＸ１に含まれたビットを受取る。よって、Ａ
ＮＤゲート２００はその出力ラインに表示Ｖ＝７を供給
する。

インバータ２１７及び２１８の出力ラインはＡＮＤゲー
ト２０８に接続され、Ｘ０及びＸ１が０のとき、ゲート
２０８はその出力ラインに活動状態の信号を供給するの
で、もしＸ２が１なら、ＡＮＤゲート２０１はＶ＝６の
有効ビットを表わす活動状態の信号を出力する。

インバータ２１９〜２２４の出力ラインはＡＮＤゲート
２０９〜２１６の第１の入力に接続され、その第２の入
力はＡＮＤゲート２０８〜２１４の出力ラインに接続さ
れる。

従って、ゲート２０２〜２０７の出力ラインは、それぞ
れＶ＝５〜Ｖ＝０の表示を出力する。

第７図はバス７２で供給されたレジスタ６６の内容から
数１Ｌを計算するためのロジック回路７０を示す。レジ
スタ６８の内容から数１Ｒを計算する場合、レジスタ６
８における有効なビット構成を再配列することにより同
様のロジック回路を用いることができる。

レジスタ６６のステージＬ０〜Ｌ７に含まれたビットは
ＡＮＤゲート２４０に供給されるので、１Ｌ＝８のと
き、ゲート２４０は活動状態の出力信号をライン７４−
８に供給する。

ステージＬ０〜Ｌ６に含まれたビット及びインバータ２
４２により反転されるＬ７に含まれたビットはＡＮＤゲ
ート２４４に供給されるので、１Ｌ＝７のとき、ゲート
２４４は活動状態の出力信号をライン７４−７に供給す
る。

Ｌ０〜Ｌ５に含まれたビット及びインバータ２４６によ
り反転されるＬ６に含まれたビットはＡＮＤゲート２４
８に供給されるので、１Ｌ＝６のとき、ゲート２４８は
活動状態の出力信号をライン７４−６に供給する。

Ｌ０〜Ｌ４に含まれたビット及びインバータ２５０によ
り反転されるＬ５に含まれたビットはＡＮＤゲート２５
２に供給されるので、１Ｌ＝５のとき、ゲート２５２は
活動状態の出力信号をライン７４−５に供給する。

Ｌ０〜Ｌ３に含まれたビット及びインバータ２５４によ
り反転されるＬ４に含まれたビットはＡＮＤゲート２５
６に供給されるので、１Ｌ＝４のとき、ゲート２５６は
活動状態の出力信号をライン７４−４に供給する。

Ｌ０〜Ｌ２に含まれたビット及びインバータ２５８によ
り反転されるＬ３に含まれたビットはＡＮＤゲート２６
０に供給されるので、１Ｌ＝３のとき、ゲート２６０は
活動状態の出力信号をライン７４−３に供給する。

Ｌ０〜Ｌ１に含まれたビット及びインバータ２６２によ
り反転されるＬ２に含まれたビットはＡＮＤゲート２６
４に供給されるので、１Ｌ＝２のとき、ゲート２６４は
活動状態の出力信号をライン７４−２に供給する。

Ｌ０に含まれたビット及びインバータ２６６により反転
されるＬ１に含まれたビットはＡＮＤゲート２６８に供
給されるので、１Ｌ＝１のとき、ゲート２６８は活動状
態の出力信号をライン７４−１に供給する。

Ｌ０に含まれたビットはインバータ２７０に供給される
ので、１Ｌ＝０のとき、インバータ２７０は活動状態の
信号をその出力ライン７４−０に生成する。

第８図は、各時間間隔Ｔで、カウントC1(T)を生成する
のに用いられる回路８２を表わす。

比較器３００は数１ＬとＶを比較し、Ｖ−１Ｌのときは
ライン３０２に活動状態の信号を生成し、Ｖ＞１Ｌのと
きはライン３０４に活動状態の信号を生成する。

コーダー３０６はバス７４のラインの１つにある信号を
数１Ｌの２進表示に変換する。同様に、コーダー３０８
はバス８０のラインの１つにある信号を数１Ｒの２進表
示に変換する。

加算機構３１０は、レジスタ８８に含まれバス３１２を
介して加算機構３１０に供給される古い値C(T-1)に２進
数１Ｌを加える。加算機構３１０によってその出力バス
８４に供給された数は、間隔Ｔで受取った有効なビット
の処理中に見つかった。ビットストリーム中の連続する
１のカウントC1(T)である。

もしライン３０２が活動状態なら（Ｖ＝１Ｌ）、ゲート
３１４はＯＲゲート３１６を介してカウントC1(T)をレ
ジスタ８８に供給する。もしライン３０４が活動状態な
ら（Ｖ＞１Ｌ）、ゲート３１８はＯＲゲート３１６を介
して１Ｒの２進値をレジスタ８８に供給する。

第９図は０削除の表示を生成する回路９４の部分１（９
４−１）の詳細な表示を示すほか、多重回路５２及び特
定パターン認識回路９８（第４図）も示す。

バス８４上のカウントC1(T)は検査回路３３０に供給さ
れ、C1(T)が５に等しいとき、回路３３０はその出力ラ
イン３３２に活動状態の信号を生成する。６つのＡＮＤ
ゲート３３４−０〜３３４−５は、ライン３３２上の活
動状態の信号とライン３０４上の活動状態の信号（Ｖ＜
１Ｌ）とにより、それらの出力ライン９６−０〜９６−
５に、１Ｌの値によって削除される０ビットの位置を表
わす信号を供給するように条件付けられる。これを実行
するため、ライン７４−０〜７４−５はそれぞれＡＮＤ
ゲート３３４−０〜３３４−５の入力に接続される。

例えば、C1(T)＝５及び1L＝５はビットＤ５が５個の連
続する１の後にくる０であり、もしＶが１Ｌよりも大き
ければ、削除されはければならないことを意味する。そ
の場合、ライン９４−５は活動化され、多重回路５２に
よりＤ０〜Ｄ４がＺ０〜Ｚ４に、Ｄ６〜Ｄ８がＺ５〜Ｚ
７に、０がＺ８に入力されて、５個の連続する１の後の
０を削除する。

しＶが１Ｌに等しければ、カウントC1(T)はレジスタ
８８に書込まれ、もし次の時間間隔Ｔ＋１の間に１Ｌが
０に等しい−（Ｖ＞０と仮定して）５個の連続する１の
後の０を削除しなければならないことを意味する−な
ら、ＡＮＤゲート３３４−０は活動状態の信号を供給
し、多重回路５２により、位置Ｄ０にある０ビットを削
除する。

回路９８は３つの比較器３３８、３４０及び３４２を含
む。Ｖ＝７又はＶ＝８の有効なビットを間隔Ｔで受取る
と、ＯＲゲート３４４−その入力はライン６０−７及び
６０−８に接続されている−からの信号により第１の比
較器３３８が活動化される。比較器３３８は、バス７２
を介して比較器３３８に供給されたレジスタ６６の内容
と特定の構成０１１１１１０ｘ（ｘはドントケアを意味
する）を比較し、レジスタ６６の内容が該特定の構成と
一致するとき、その出力ライン９６−６に活動状態の信
号−Ｄ６位置にある０を削除することを表わす−を生成
する。もし必要なら、特定の構成の最初の０は前述のよ
うにライン９６−０にある信号の制御の下に削除され
る。

比較器３４０は、間隔ＴでＶ＝８の有効なビットが受信
されると活動化され、バス７２を介して比較器３４０に
供給されたレジスタ６６の内容を特定の構成ｘ０１１１
１１０と比較する。レジスタ６６の内容が該特定の構成
と一致すると、活動状態の信号をライン９６−７に生成
する。これはＤ７位置の０が削除されなければならない
ことを表わす。

比較器３４２は、間隔ＴでＶ＝８の有効なビットが受信
されると活動化され、バス７２を介して比較器３４２に
供給されたレジスタ６６の内容を特定のフラグ構成０１
１１１１１０と比較し、両者が一致すると、該比較器の
出力ライン１００を活動化する。

第１０図は第４図の回路９４のフラグ、アボート及びア
イドル認識部２（９４−２）の詳細図を示す。

バス８４からのカウントC1(T)は検査回路３５０に供給
され、カウントが１５（アイドル構成）に等しいとき
は、回路３５０はその出力ライン４４に活動状態の信号
を生成し、カウントが７（アボート構成）に等しいとき
は、その出力ライン４６に活動状態の信号を生成する。

また、カウントC1(T)が６に等しいときは、回路３５０
はその出力ライン３５２に活動状態の信号を生成する。
その場合、フラグライン４２を活動化すべきかどうか、
及び新しいフレーム境界の位置を設定すべきかどうかを
検査しなければならない。

１４個のＡＮＤゲート354−１〜354−14を含むアセンブ
リ３５４は、値１Ｌ及び有効なビットの数Ｖに応答して
位置Ｄ１〜Ｄ７を表わす活動状態の信号（ON D1〜ON D
7)をライン48-1〜48-7に生成し、もしフラグが検出されれ
ば、新しいフレームが開始する。また、アセンブリ３５
４はライン356-1〜356-7にも、次の時間間隔Ｔ＋１で処
理されるビットｄ０を含む位置Ｄ０で新しいフレームが
開始することを表わす信号を生成する。これはフラグラ
イン１００が回路９８により活動化されるときにも当て
はまる。

ライン３５２はアセンブリ３５４にある全てのゲートに
接続され、従って、Ｃ１（Ｔ）＝６のとき、アセンブリ
３５４は全て条件付けられる。

ＡＮＤゲート３５４−１は、ライン７４−０が活動化さ
れる。即ち１Ｌ＝０のとき、且つＶが１よりも大きいと
き、その出力ライン４８−１に活動状態の信号を供給す
る。これらの条件は、位置Ｄ１に含まれたビットで新し
いフレームが開始することを意味する。

ＡＮＤゲート３５４−２は、ライン７４−０が活動化さ
れる。即ち１Ｌ＝０のとき、且つＶが１に等しいとき、
その出力ライン３５６−１に活動状態の信号を供給す
る。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ０
に含まれたビットで新しいフレームが開始することを意
味する。

ＡＮＤゲート３５４−３は、ライン７４−１が活動化さ
れる。即ち１Ｌ＝１のとき、且つＶが２よりも大きいと
き、その出力ライン４８−２に活動状態の信号を供給す
る。これらの条件は、位置Ｄ２に含まれたビットで新し
いフレームが開始することを意味する。

ＡＮＤゲート３５４−４は、ライン７４−１が活動化さ
れる。即ち１Ｌ＝１のとき、且つＶが２に等しいとき、
その出力ライン３５６−２に活動状態の信号を供給す
る。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ０
に含まれたビットで新しいフレームが開始することを意
味する。

ＡＮＤゲート３５４−５は、ライン７４−２が活動化さ
れる。即ち１Ｌ＝２のとき、且つＶが３よりも大きいと
き、その出力ライン４８−３に活動状態の信号を供給す
る。これらの条件は、位置Ｄ３に含まれたビットで新し
いフレームが開始することを意味する。

ＡＮＤゲート３５４−６は、ライン７４−２が活動化さ
れる。即ち１Ｌ＝２のとき、且つＶが３に等しいとき、
その出力ライン３５６−３に活動状態の信号を供給す
る。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ０
に含まれるビットで新しいフレームが開始することを意
味する。

ＡＮＤゲート３５４−７は、ライン７４−３が活動化さ
れる。即ち１Ｌ＝３のとき、且つＶが４よりも大きいと
き、その出力ライン４８−４に活動状態の信号を供給す
る。これらの条件は、位置Ｄ４に含まれたビットで新し
いフレームが開始することを意味する。

ＡＮＤゲート３５４−８は、ライン７４−３が活動化さ
れる。即ち１Ｌ＝３のとき、且つＶが４に等しいとき、
その出力ライン３５６−４に活動状態の信号を供給す
る。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ０
に含まれたビットで新しいフレームが開始することを意
味する。

ＡＮＤゲート３５４−９は、ライン７４−４が活動化さ
れる。即ち１Ｌ＝４のとき、且つＶが５よりも大きいと
き、その出力ライン４８−５に活動状態の信号を供給す
る。これらの条件は、位置Ｄ５に含まれたビットで新し
いフレームが開始することを意味する。

ＡＮＤゲート３５４−１０は、ライン７４−４が活動化
される。即ち１Ｌ＝４のとき、且つＶが５に等しいと
き、その出力ライン３５６−５に活動状態の信号を供給
する。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ
０に含まれたビットで新しいフレームが開始することを
意味する。

ＡＮＤゲート３５４−１１は、ライン７４−５が活動化
される。即ち１Ｌ＝５のとき、且つＶが６よりも大きい
とき、その出力ライン４８−６に活動状態の信号を供給
する。これらの条件は、位置Ｄ６に含まれたビットで新
しいフレームが開始することを意味する。

ＡＮＤゲート３５４−１２は、ライン７４−５が活動化
される。即ち１Ｌ＝５のとき、且つＶが６に等しいと
き、その出力ライン３５６−６に活動状態の信号を供給
する。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ
０に含まれるビットで新しいフレームが開始することを
意味する。

ＡＮＤゲート３５４−１３は、ライン７４−６が活動化
される。即ち１Ｌ＝６のとき、且つＶが７よりも大き
い、即ちＶ＝８のとき、その出力ライン４８−７に活動
状態の信号を供給する。これらの条件は、位置Ｄ７に含
まれたビットで新しいフレームが開始することを意味す
る。

ＡＮＤゲート３５４−１４は、ライン７４−６が活動化
される。即ち１Ｌ＝６のとき、且つＶが７に等しいと
き、その出力ライン３５６−７に活動状態の信号を供給
する。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ
０に含まれたビットで新しいフレームが開始することを
意味する。

Ｖが１、２、３、４、５、６よりも大きいことを表わす
信号はライン60-0〜60-8上の可変区切り検出回路の出力
信号から容易に得ることができる。

ライン356-1〜356-7はライン１００と共にＯＲゲート３
５８に接続される。従って、ゲート３５８はその出力ラ
イン３５９に活動状態の信号を生成し、次の時間間隔
で、Ｄ０に含まれるビットで新しいフレームが始まるこ
とを表わす。この情報はレジスタ位置１４−１の特定の
ステージＦに書込まれ、ライン４８−０のＤ０で新しい
フレームを開始する表示として用いられる。

ライン48-0〜48-7はＯＲゲート３６０に接続され、ゲー
ト３６０の出力はフラグライン４２である。

次に第１１図を参照して並列プロセッサ１０の送信部に
ついて説明する。第１１図はユーザーｉによる操作時の
並列プロセッサを示すものとする。

スロットが提供される毎に送信される有効なビット数が
既知であるから、送信部は受信部よりも簡単である。ス
ロット毎に８個の有効なビットを送信できるものと仮定
する。従って、データアウトレジスタ３２−ｉの最も左
の位置は常に１にセットされ、該スロットに８個の有効
なビットを含むことを表示しなければならない。

送信されるフレームのデータ文字は、上部の層からバス
４００を介して８ビットレジスタ２８−ｉに受信され
る。並列プロセッサの機能は５個の連続するデータ１の
後に０を挿入すること、特定の構成：フラグ、アイドル
及びアボートを送ること、並びにユーザーラインに直列
に送信することができる８個の有効なビットでレジスタ
３２−ｉを満たすことである。

有限状態機械４０２はライン走査手段からライン４０４
上の送信フレームコマンドXMIT FRAME及びバス４０６上
のバイトカウント表示に応答し、送信すべき、フレーム
を構築するために必要なコマンドを生成する。

レジスタ４０８はフラグ構成０１１１１１１０を含み、
レジスタ４１０はデータ文字の後で上部の層から受取っ
たＦＣＳ（フレーム検査シーケンス）バイトを記憶し、
且つレジスタ４１２及び４１４は必要なときラインで送
られるアボート及びアイドル構成を記憶する。レジスタ
４０８、４１０、４１２及び４１４はバス４１８の制御
ラインによる有限状態機械４０２からの信号の制御の下
に適切な時期にバス４１６に送られる。

レジスタ２８−ｉの位置Ｐ０〜Ｐ７に書込まれたデータ
文字はバス４２１を介して０挿入ロジック４２０に供給
され、ロジック４２０はバス４２２のライン422-0〜422
-7に０挿入信号を生成する。あとで説明するように、ロ
ジック４２０はＰ０〜Ｐ７に含まれた文字のビット値の
関数として、且つ１のカウントのレジスタ４２４に書込
まれバス４２５を介してロジック４２０に供給される値
の関数として活動化される。レジスタ２８−ｉに書込ま
れた連続する文字毎に、レジスタ４２４に書込まれる１
のカウントは更新ロジック回路４２６によりバス４２２
及びバス４２１上の信号の関数として更新される。

バス４２２のライン４２２−０上の活動状態の信号は、
Ｐ０に含まれたビットの前に０が挿入されることを表わ
し、バス４２２のライン４２２−７上の信号は、Ｐ６及
びＰ７に含まれたビットの間に０が挿入されることを表
わす。バス４２２は多重回路４２８に接続される。回路
４２８は、バス４２２のライン上の活動状態の信号で示
すように、０が正しい位置に挿入されたレジスタ２８−
ｉの内容を、１１のステージＴ０〜Ｔ１０を含むレジス
タ４３０に送る。

レジスタ４３０は、８ビットパターンに挿入される０の
最大数が２に等しく、且つ当該レジスタ４３０が８、９
又は１０個の有効なビットを含むかどうかを表わす可変
区切りを含むので、１１のステージから成る。

可変区切りパターンはコーダー回路４３２により供給さ
れる挿入すべき０の数の関数として多重回路４２８を介
してレジスタ４３０にセットされる。回路４３２は活動
状態の信号を、挿入すべき０がないときはライン４３２
−０に、挿入すべき０が１個のときはライン４３２−１
に、挿入すべき０が２個のときはライン４３２−２に供
給する。

例えば、ライン４３２−０上の信号が活動状態であると
仮定すると、位置Ｔ０〜Ｔ１０の内容は次のようにな
る： −P0 P1 P2 P3 P4 P5 P6 P7 １ ０ ０ もしライン４３２−１上の信号が活動状態なら、且つラ
イン４３２−５上の信号も活動状態なら、位置Ｔ０〜Ｔ
１０の内容は次のようになる： −P0 P1 P2 P3 P4 ０ P5 P6 P7 １ ０ 多重化回路４３８、レジスタ４４０及び４４２を含む連
結回路４３６は、スロットが提供される毎に、スロット
構成がレジスタ３２−ｉに書込まれることを可能にす
る。レジスタ４４０の左端の位置は、ユーザースロット
における有効なビット数に左右される可変区切り構成Ｄ
Ｌにセットされる。１つのスロットで８個のビットを送
信できると仮定すると、レジスタ４４０は９ステージを
含み、レジスタ４４０における左端のビットＤＬは１に
セットされる。

レジスタ４４２はあふれレジスタで、スロットを提供し
ている間に送信することができず、レジスタ３０−ｉに
書込まれて次のスロットで送信される有効なビットを含
む。そして、レジスタ４４２の内容はバス４４４を介し
てレジスタ３０−ｉに送られる。レジスタ４３０にある
可変区切り構成はレジスタ４４２の左側に置かれるの
で、レジスタ３０−ｉにおける有効な残余ビット数を表
わすのに用いることができる。

この有効な残余ビット数は回路４４６により検出され、
回路４４６はその出力バス４４８に多重化回路４３８を
制御する制御信号を生成し、スロットが提供される毎に
レジスタ３０−ｉの内容を正しい位置に移送する。

もし８個よりも多くの残余ビットが検出されれば、禁止
信号がライン４４９に生成され、上部の層からレジスタ
２８−ｉに新しいバイトが供給されるのを阻止する。

可変長区切り構成は文字ビットと同じ要求を満たすよう
にフラグ、ＦＣＳ及び特定の構成に付加される。

レジスタ４４０の内容はバス４４８を介してレジスタ３
２−ｉに供給され、ユーザーラインで送信される。

第１２図は０挿入ロジック回路４２０を示す。回路４２
０は７個のＡＮＤゲート500〜506を含む。これらのゲー
トはレジスタ２８−ｉに含まれたビットの値、及び前の
送信期間にレジスタ４２４にセットされた１のカウント
値に応答する。

レジスタ４２４は６つの位置を有するレジスタで、各位
置には１のカウント値を記憶し、バス４２５の１本のラ
インに活動状態の信号を供給する。ライン425-0上の活
動状態の信号は１のカウントが０に等しいことを表わ
し、ライン425-5上の活動状態の信号は１のカウントが
５に等しいことを表わす。

もしライン425-5が活動状態なら、０が位置Ｐ０のビッ
トの前に挿入されることになるので、それを表わす信号
０・Ｐ０がライン422-0に発生される。

ＡＮＤゲート５００の入力ラインはライン425-4及び421
-0であり、その出力ラインはＰ０・０・Ｐ１ライン422-
1である。もし１のカウントが４に等しく、且つ位置Ｐ
０に含まれたビットが１であるなら、ＡＮＤゲート５０
０はその出力ライン422-1に活動状態の信号を供給す
る。これはＰ０及びＰ１に含まれたビットの間に０が挿
入される予定であることを意味する。

ＡＮＤゲート５０１の入力ラインはライン425-3、421-1
であり、その出力ラインはＰ１・０・Ｐ２ライン422-2
である。もし１のカウントが３に等しく、且つＰ０及び
Ｐ１に含まれたビットが１であるなら、ＡＮＤゲート５
０１はその出力ライン422-2に活動状態の信号を供給す
る。これはＰ１及びＰ２に含まれたビットの間に０が挿
入される予定であることを意味する。

ＡＮＤゲート５０２の入力ラインはライン425-2、421-
0、421-1及び421-2であり、その出力ラインはＰ２・０
・Ｐ３ライン422-3である。もし１のカウントが２に等
しく、且つＰ０、Ｐ１及びＰ２に含まれたビットが１で
あるなら、ＡＮＤゲート５０２はその出力ライン422-3
に活動状態の信号を供給する。これはＰ２及びＰ３に含
まれたビットの間に０が挿入される予定であることを意
味する。

ＡＮＤゲート５０３の入力ラインはライン425-1、421-
0、421-1、421-2および421-3であり、その出力ラインは
Ｐ３・０・Ｐ４ライン422-4である。もし１のカウント
が１に等しく、且つＰ０、Ｐ１、Ｐ２及びＰ３に含まれ
たビットが１であるなら、ＡＮＤゲート５０３はその出
力ライン422-4に活動状態の信号を供給する。これはＰ
３及びＰ４に含まれたビットの間に０が挿入される予定
であることを意味する。

ＡＮＤゲート５０４の入力ラインはライン425-0、421-
0、421-1、421-2、421-3及び421-4であり、その出力ラ
インはＰ４・０・Ｐ５ライン422-5である。もし１のカ
ウントが０に等しく、且つＰ０、Ｐ１、Ｐ２、Ｐ３及び
Ｐ４に含まれたビットが１であるなら、ＡＮＤゲート５
０４はその出力ライン422-5に活動状態の信号を供給す
る。これはＰ４及びＰ５に含まれたビットの間に０が挿
入される予定であることを意味する。

ＡＮＤゲート５０５の入力ラインはライン421-0の信号
を反転するインバータ５１０の出力ライン５０８、ライ
ン421-1、421-2、421-3、421-4及び421-5であるので、
位置Ｐ０にあるビットが０で、位置Ｐ１、Ｐ２、Ｐ３、
Ｐ４及びＰ５にあるビットが１であるとき、ゲート５０
５はＰ５・０・Ｐ６ライン422-6に活動状態の信号を供
給する。これは０がＰ５及びＰ６の間に挿入される予定
であることを意味する。

ＡＮＤゲート５０６の入力ラインはライン421-1の信号
を反転するインバータ５１４の出力ライン５１２、ライ
ン421-2、421-3、421-4、421-5及び421-6であるので、
位置Ｐ０にあるビットが０で、位置Ｐ２、Ｐ３、Ｐ４、
Ｐ５及びＰ６にあるビットが１であるとき、ゲート５０
６はＰ６・０・Ｐ７ライン422-7に活動状態の信号を供
給する。これは０がＰ６及びＰ７の間に挿入される予定
であることを意味する。

第１３図は更新ロジック回路４２６を示す。回路４２６
はライン422-7、422-6、422-5、422-4、422-3上の信
号、及びＰ７、Ｐ６、Ｐ５、Ｐ４、Ｐ３に含まれたビッ
ト、並びにインバータ５２０、５２２、５２４、５２
６、５２８を介して供給されたこれらのビットの反転さ
れた値に応答する。回路４２６はＡＮＤ、ＯＲ及びイン
バータ回路５３０、５３２、５３４、５３６、５３８、
５４０を含み、セットＫ信号をライン427-0〜427-5に生
成する（Ｋ＝０，１，２，３，４，５）。

Ｐ７が０のとき、セット０信号はインバータ回路５３０
により活動化される。

残りのセット１〜セット５信号が活動化されるのは、そ
れぞれ回路５３２、５３４、５３６、５３８及び５４０
の中に示されている論理条件が満足されるときである。

これらのロジック回路の詳細は第１３図には示さない。
なぜなら、これらの回路は、第１３図及び前に示されて
いる実行しなければならないロジック機能の知識から、
当業者が容易に設計することができるからである。

コーダー４３２は第１４図に示される。コーダー４３２
は３個のＡＮＤゲート５５０、５５２及び５５４と、ラ
イン432-2に２つの０が挿入されることを示す信号を生
成するＯＲゲート５５６とを含む。ライン422-0及び422
-5が活動化されると、ＡＮＤゲート５５０はその出力ラ
イン５５８に活動状態の信号を供給する。ライン422-1
及び422-6が活動化されると、ＡＮＤゲート５５２はそ
の出力ライン５６０に活動状態の信号を供給する。ライ
ン422-2及び422-7が活動化されると、ＡＮＤゲート５５
４はその出力ライン５６２に活動状態の信号を供給す
る。出力ライン５５８、５６０及び５６２はＯＲゲート
５５６の入力に接続される。

ライン422-0〜422-7はＯＲゲート５６４に接続されてい
るので、前記ラインの少なくとも１つが活動化される
と、ゲート５６４はその出力ライン５６６に活動状態の
信号を供給する。ライン５５８、５６０及び５６２はイ
ンバータ５６８、５７０及び５７２に接続され、これら
のインバータの出力ラインはライン５６６と共にＡＮＤ
ゲート５７４に接続されている。従って、ライン422-0
〜422-7のうちの１本だけが活動化されると、ゲート５
７４はその出力ライン432-1に活動状態の信号を供給す
る。これは１個の０が挿入されることを示す。

ライン422-0〜422-7はＮＯＲゲート５７６に接続されて
いる。ライン422-0〜422-7がどれも活動化されないとき
は、ゲート５７６はその出力ライン432-0に活動状態の
信号を供給する。これは０挿入がないことを示す。

これらのライン432-0、432-1及び432-2はライン422-0〜
422-7と共に多重回路４２８に供給され、適切な区切り
構成によりレジスタ２８−ｉの内容のレジスタ４３０へ
の移送を制御する。

以上が、８ビットに等しい最大数が並列に処理されるも
のと仮定した本発明の詳細な説明である。もっと大きい
ビット数に処理能力を拡張することは当業者には容易で
ある。ビット数を増やすと、認識すべき特定パターンの
数も増えるかも知れないが、その処理は、回路９８の能
力を拡張することにより、又は１つのスロットに受信さ
れたビットを並列処理可能な部分に分割することにより
可能である。

更に、可変区切りパターン検出回路の代りにレジスタ：
１２−１、１４−１、１１２、４３０における有効なビ
ット数を表示する任意の計数手段を用いることもでき
る。しかしながら、前記回路は実現するのが容易であり
他の従来の回路に比しかなりの利点が提供される。

Ｆ．発明の効果 本発明は、直列に送受信されるビットストリームをｎビ
ットずつ処理することによって、高速の通信制御を可能
にする。

【図面の簡単な説明】

第１図は本発明に従って文字サービス機能装置を実現す
ることができる通信制御装置のブロック図、 第２図は文字サービス機能装置８のブロック図、 第３図は文字サービス機能装置８の受信部を示す図、 第４図は第３図の回路４０の詳細を示す図、 第５図は第３図の連結ロジック回路５４の詳細を示す
図、 第６図は第４図の回路６０として用いることができる変
数区切り検出回路を示す図、 第７図は数１Ｌを計算するための回路７０（第４図）と
して用いられるロジック回路を示す図、 第８図は数Ｃ１（Ｔ）を計算するロジック回路８２（第
４図）の詳細を示す図、 第９図は第４図の回路９４−１及び特定パターン検出回
路９８の詳細を示す図、 第１０図は第４図の回路９４の部分９４−２の詳細を示
す図、 第１１図は文字サービス機能装置８の送信部を示す図、 第１２図は第１１図の０挿入ロジック回路４２０の詳細
を示す図、 第１３図は第１１図の更新ロジック回路４２６を示す
図、 第１４図は第１１図のコーダー４３２の詳細を示す図で
ある。

フロントページの続き (72)発明者 クロード・パン フランス国06100ニース、ブールバール・ ド・セソル 141番地、レ・ジヤルダン・ ド・セソル‐エフ (72)発明者 エリツク・サン・ジヨルジユ フランス国06610ラ・ゴード、ドメン・ ド・レトワル、アル・アルフア・ド・サン トル291‐６番地 (56)参考文献 特開 昭56−30348（ＪＰ，Ａ) 特開 昭63−23435（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】情報ビット・ブロックを含むフレームをユ
   ーザに転送するＮビット文字ストリームを送出する方法
   であって、 前記フレームは、ｆ個の第１の値が２つの第２の値の間
   にある特別なビット・パターンを有するフラグにより区
   切られ、 前記情報ビット・ブロックは、第２の値のビットが、ｆ
   −１個を連続した第１の値のビットの後に挿入されてお
   り、 (a)前記フラグが処理される場合を除き各時間間隔Ｔに
   おいて、 i)文字ビットの値と ii)先の時間間隔Ｔ−１内であって前記文字ビットを処
   理する間に計算され且つ前記先の時間間隔Ｔ−１中に処
   理された前記文字ビットの値に依存する前記第１の値の
   ビットのカウントの値とを検知することによりに得られ
   る可変数ｘ個の前記第２の値であるビットを、前記第１
   の値のｆ−１個のビットの後に挿入し、 (b)ｒ（Ｔ）個の前記先の時間間隔からの残余ビットに
   本時間間隔中に処理された文字からのｎ（Ｔ）個のビッ
   トを加えた、所定数のｎビットを各時間間隔Ｔ間に送信
   し、送信能力であるｎビットを超え且つ次の時間間隔Ｔ
   ＋１の間に残余ビットとして送信すべき、ｒ（Ｔ＋１）
   ＝Ｎ＋ｘ−ｎ（Ｔ）を満たすｒ（Ｔ＋１）個のビットを
   保持する Ｎビット文字ストリーム送出方法。