JPS6323435A - デ−タのビット率変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ データ伝送速度の異なるビット列をデータ処理装置に印
加するとき、所定速度のビット列となるようにビット率
を変換するため、主としてビット列平行シフト装置で構
成される回路により高能率で多回線にも共用して変換で
きるようにしたビット率変換回路である。

［産業上の利用分野〕 本発明はＰＣＭ伝送路及びディジタル交換機などを経由
してデータ処理装置に多重化されたビット列を印加する
とき、そのデータ伝送速度はデータ送出源の速度及びＰ
ＣＭ伝送路の特性により異なり、ビット列変換回路を使
用している。

本発明はそのようなデータのビット率変換回路に関する
。

特に多重化された回線において使用するビット率変換回
路はハードウェア量が増大するから、多重処理の可能な
ビット率変換回路を実現することが要望されている。

［従来の技術］ ＰＣＭ伝送技術により電話通話を行うとき、そのＰＣＭ
−２４形式では３ｋＨｚのクロックを使用して音声信号
を標本化し、各標本化値を８ビツトで符号化し、所謂６
４ｋＢＰＳの伝送速度で伝送している。この場合８ビツ
トのビット列はディジタル処理を行うプロセッサにとっ
て１バイトに対応し、並列データとして処理できるから
動作上好適である。

一方、ＰＣＭ電話通話用回線について、データ端末器か
らのデータを載せることが実用されて来た。

電話通話では、１バイトのピント列について、数フレー
ムに１回程度の割合で制定ディジットの１ビツトを制御
用ビットに使用している。この手段をビットスチールと
いう。このとき使用するビットは音声符号コードの最低
ディシフトであるから、通話品質に与える影否は全く無
視できる。

しかしデータ端末器からのデータを伝送するときに、音
声と共用のＰＣＭ伝送路を使用するため、１バイトのデ
ータの内前記制御用ビットはデータ伝送には使用できな
い。またデータ端末器の速度に応じ有意ビットが１〜８
個と可変となる。このとき有意ビットが７であるような
データ伝送を、有意ビットが８であって６４ｋＢＰＳの
伝送速度を有する方式と区別するため５６ｋＢＰＳとい
う。

また有意ビットが６であるときは４８ｋＢＰＳという。

データ伝送路において６４ｋＢＰＳの場合と、４８ｋＢ
ＰＳの場合とは有意ビットと制御ビット（無効ビットを
含むことがある）とを同じ伝送速度で送受しているが、
６４ｋＢＰＳ以外の場合はデータ処理装置に対し到来デ
ータをそのまま印加すると、制御ビットや有意ビット以
外のビットがあって、正常なデータ受信処理を行うこと
ができない。例えば４８ｋＢＰＳの場合、送信側では有
意ビットのうち第７・第８ビツトは１フレーム離れた次
のビット列の最初にはめ込み、当該ビット列は更に第５
・第６ビツトも後に押し出される。

したがって受信したとき、それら位置の離れている有意
ビットを正常な位置に持ち込んで来て並列データとすれ
ば良いので、この処理を行う回路をビット率変換回路と
いう。

従来の変換回路の例を第６図に示す。第６図において、
ビット列入力端子Ａからは、到来したシリアルデータ列
を直・並列変換器を使用することなどにより、８ビット
単位で並列に入力させる。データ保持メモリＢに当初の
１バイトデータを、−旦取り込んでから、ビット列の伝
送速度に応じたクロック数を端子りから印加してシフト
レジスタＣに移す。このクロック数は基準伝送速度を６
４ｋＢＰＳとしてその値に対し８個としたとき、５６ｋ
ＢＰＳのときは７個、４８　ｋＢＰＳのとき６・−・の
ように選定する。例えば到来データ列が４８ｋＢＰＳの
ときは、６個のクロックが到来するのみで、シフトレジ
スタＣは満杯とならない。データ保持メモリＢに格納さ
れているデータのうち、無効データ部分がシフトレジス
タＣに移されないからである。そしてデータ保持メモリ
Ｂの格納内容はクリアされる。次のフレーム・同一チャ
ネルにおける１バイトデータが到来したとき、端子りか
らのクロックが新たに６個印加されるから、その当初の
２個によりシフトレジスタＣのデータが詰められて、満
杯となる。（この２ビツトは無効となる制御ビットのた
め、原バイトから離れたもので元々は同一バイトのデー
タである。）したがってシフトレジスタＣが満杯となっ
たことを、他の手段で検出し、データ処理装置の入力段
バッファＥを介してデータ処理装置Ｆに印加する。

［発明が解決しようとする問題点］ 第６図のビット率変換回路では、シリアルで到来したビ
ット列に対し成るチャネルに対する保持メモリＢに一旦
取り込んでから、クロックを使用し直列データに変換し
ながら、シフトレジスタＣに取り込んで行（。次のバイ
トが到来するときに漸く正規のデータ１バイトが得られ
る。これを再び並列データとして取り出すが、その処理
は直−並（保持メモリＢ）並−直（シフトレジスタＣ）
直−並（入力段バッファＥ）と、並列・直列変換を何回
も繰り返して行う。そして他のチャネルに対するデータ
処理を行うとき、第６図の回路ＢＲＩをチャネル数だけ
ＢＨ３，ＢＨ３−・のように使用することを要し、多チ
ャネルの場合ハードウェア量が多大となった。

本発明の目的は前述の欠点を改善し、並列データの状態
をなるべくそのままで、且つ少ないハードウェア量でビ
ット率を変換できる回路を提供することにある。

〔問題点を解決するための手段］ 第１図は本発明のデータのビット率変換回路の原理ブロ
ック図を示す。所定伝送速度のｎビット有効なデータを
処理する装置７に対し、多重化された到来データ１を印
加するとき、到来データの伝送速度が所定値以外である
ため、変換回路を介して印加する正うにしたビット率変
換回路において、本発明はビット率変換回路を第１図に
示す構成としている。１は到来データの並列印加端子、
２は到来データを一旦保持するデータ保持メモリを示す
。３は平行シフト装置で、前記データ保持メモリ２から
の並列データと、前回出力できなかった保持データとか
らｎビット再組み立てデータを取り出すもの、４はビッ
ト数計数器で、到来データの伝送速度に対応する並列デ
ータ中の有効ビットと、出力できなかった有効ビット数
とを計数し、前記平行シフト装置３に対し正規データの
出力制御を行うもの、５はデータ記憶装置で、前回出力
できなかった保持データと、その有効ビット数とを格納
し、前記平行シフト装置３とビット数計数器４に伝送す
るものである。６は平行シフト装置３の出力端子を示し
ている。

［作用］ 第１図において多重化された到来データは、並列データ
として保持メモリ２に格納される。端子１からの到来ピ
ントについて全てが有効ビットでないとき、平行シフト
回路３は、記憶装置３に対し有効ビットのみを格納させ
る。ビット数計数器４には端子８から到来データについ
て、伝送速度に対応する値、例えば１チヤネルの有効ビ
ットの数として「６」を入力する。このとき、有効ビッ
トが１バイト分ないため、端子６へのデータは正当でな
いように処理される。そして記憶装置５に対し平行シフ
ト装置３と、ビット数計数器４との出力値を当該チャネ
ルのアドレスと共に格納する。

第２図に示すビット図において、第１フレーム・第１チ
ヤネルのｂｏ−ｂ５ビットが有効で、当初はこれが記憶
装置５に記憶され、ｂ６．ｂ７ビツトは無効である。

次に第２チヤネルのデータについても同様に処理し、有
効ビット数が不足して出力できなかったとき、その数値
を記憶装置５の次のアドレスに同様に格納する。第２図
において第１フレーム・第２チヤネルでは第１チヤネル
と同様にｂ２０〜ｂ２５ビットが有効で、ｂ２６．　　
ｂ２７ビツトが無効である。

次の第２フレームにおける第１チヤネルの到来データに
ついては、その有効ビットｂ８〜ｂ１３の一部ｂ８．ｂ
９ビットと、記憶装置５からの読出したビットｂｏ−ｂ
５とにつき、平行シフト装置３においてｎビット（この
場合ｂ　Ｏ〜ｂ７の８ビツト）の再組み立てを行い、端
子６へ出力する。ビット数計数器４における計数は、端
子８からの印加値と、記憶装置５から続出された値とに
ついて行い、その値により平行シフト装置３の出力を正
当かどうか制御する。即ち第１フレームの到来時には有
効ビット数が不足し端子６へ出力できず、第２フレーム
が到来した後の処理で端子６への出力が可能となる。

続いて第２フレーム・第２チヤネルの制御に移る。

このようにして成るチャネルの並列データがデータ保持
メモリ２から取り込まれると、有効ビット数ｎのデータ
として端子６から出力させ、処理装置７に印加し、同時
に出力できなかった有効ビットはそれを記憶装置５に格
納してお（。これをフレーム毎・チャネル毎に繰り返す
から、記憶装置５を各チャネルに共通に使用することが
出来て、従来回路と比較し、ハードウェアが少なくてピ
ント率変換を有効にできる。

［実施例］ 第３図は本発明の実施例の構成を示すブロック図である
。第３図において、３は第１図のビット列の平行シフト
装置を全体的に示し、４は同じくビット数計数器を全体
的に示している。５は記憶装置、８は伝送速度対応信号
の印加端子を示す。

平行シフト装置３は、ビット列の平行シフト回路１１．
１２と、補数演算回路１３とで構成され、平行シフト回
路１１の出力を３Ａと示し、第１図の６と対応する。ま
た平行シフト回路１２の出力を３Ｂと示す。ビット数計
数器４は加算器１４゜１５とで構成され、加算器１５は
実質、減算器として動作し、その一方の端子には“８の
補数”を固定値で人力させ、その出力端子として４Ａ、
４Ｂを有している。

第４図は第３図の装置の動作説明図である。４８ｋＢＰ
Ｓのデータが第ｎチャネルにより受信された場合を示す
。第４図Ａに示すように第ｎチャネルの１バイト目の８
ビツトの内ｂＯ〜ｂ５が有効で、ｂ６．ｂ７は無効デー
タとなっている。第ｎチャネルの第２バイト呂の８ビツ
トの内ｂ８〜ｂ１３が有効で、ｂ１４．ｂ１５ｈ無効デ
ータである（第４図Ｂ参照）。端子３Ｂは当初データの
ため零、端子４Ｂも零、端子８からは「６」が印加され
ている。そのため１バイト目データが到来したときは、
加算器１４において演算結果が「６」、実質的に減算器
となる加算器１５による演算結果がｒ−２Ｊ、端子４Ｂ
のストローブ信号は“０”で端子３Ａに出力はあっても
正常でないことを指示する。端子３Ｂには６ビツトのデ
ータが残されているので、端子４Ｂは数値６となる。端
子３Ａ。

３Ｂのデータは記憶装置５のｎチャネル対応アドレス位
置に格納される。

次のフレームの２バイト目のビットｂ８〜ｂ１５が入力
したとき、それらが前回出力されずに残存したデータを
記憶装置５から読出して来て、平行シフト回路１１と加
算器１４などで演算する。加算器１４の結果は「１２」
、加算器１５の結果は「４」となり、端子４Ｂのストロ
ーブ信号は“１″となる。平行シフト回路１１の出力は
、このとき１バイト目のビットｂ５の次に２バイト目の
当初ビットｂ８．ｂ９を付けてｂＯ−ｂ５．ｂ８゜ｂＯ
の計８ビットを正規データとして端子３Ａ。

６に出力する。この値はバッファ９を介してデータ処理
装置７に達する。

他のチャネルについても同様に動作する。

なお平行シフト回路１１．１２と補数演算回路１３の構
成・動作は以下に示す。第５図は平行シフト回路の具体
的構成を示す回路図である。２０〜２７は端子セレクタ
を示し、端子ＬＬは記憶装置５の上側データが印加され
る端子、端子ＬＳＮＣは第５図の回路が第３図１１を示
すときには記憶装置５の下側の出力が、若し第３図の１
２を示すときは補数演算回路１３の出力が印加される。

またＮＤＴは新しいチャネルのバイトデータが印加され
る端子を示す。端子セレクタ２０〜２７の各セレクタの
位置は、端子ＬＳＮＣと示す記憶装置５の下側出力また
は補数演算回路１３の出力により指示設定される。

当初１バイト目が第３図の端子１から入力したとき、記
憶装置５の上・下側の内容は全て零であるから、第５閣
のセレクタは全て「０」の位置に在って、ビット並列シ
フト回路１１の出力端子３Ａには新データ端子からの入
力信号１バイトが無効ビットを含みそのまま並ぶが、第
２図の端子４Ａのストローブ信号が“０”のため、デー
タ処理装置の方には伝送されない。次に２バイト目のデ
ータが入力したとき、４８ｋＢＰＳのデータであれば、
記憶装置５の下側出力即ち端子ＬＳＣＮに「６」の数値
が印加され、セレクタ２０〜２７は全て「６」の位置に
動く。記憶装置５の上側データは前回有効であった６ビ
ツトまでのデータであるから、平行シフト回路の出力端
子は上からＯ〜５となり、続いて新データのビット０．
ビツト１となる。このときストローブ信号は１′となっ
て、出力端子の並列データは有効な出力となる。

［発明の効果］ このようにして本発明によると、並列入力データ列に対
しビット率の変換を行うときは、直列データに変換する
ことなく実行するから、途中で直・並列または並・直列
変換する回路が不要であり、高速動作が可能である。ま
た多重化された回線において各チャネルの動作を同一回
路により時分割的に処理できるから、ビット率変換回路
の所要ハードウェア量が少なくて済む。更に伝送速度が
次々に変更されるような場合でも、伝送速度対応信号値
を変更するのみで、平行シフト装置・ビット数計数器を
変更する必要がないから、対応処置が素早くできる効果
も有する。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図は第１図の動作説明図、 第３図は本発明実施例の構成を示す図、第４図は第３図
の動作説明図、 第５図は第３図中の平行シフト装置の具体的回路を示す
図、 第６図は従来のビット率変換回路を説明するための図で
ある。 １−ビット列入力端子 ２−データ保持メモリ ３−・−平行シフト装置 ４・・・ビット数計数器 ５−・・データ記憶装置 ７・−データ処理装置 ８・・−・伝送速度対応信号の印加端子１１．１２−平
行シフト回路 １３−補数演算回路 １４．１５−・−加算器 特許出願人　　　　富士通株式会社 代理人　　　　弁理士　　鈴木栄祐 本介門の／ｙｌ理横八図 へ１図 第２図 Ｒ１ 従来のピント率変換回８だ 第６図

Claims (1)

1. 【特許請求の範囲】 所定伝送速度のｎビット有効なデータを処理する装置に
   対し、多重化された到来データを印加する際のビット率
   変換回路において、 該ビット率変換回路は、 到来データを一旦保持するデータ保持メモリ（２）と、
   該データ保持メモリ（２）からの並列データと、前回出
   力できなかった保持データとからｎビット再組み立てデ
   ータを取り出す平行シフト装置（３）と、到来データの
   伝送速度に対応する並列データ中の有効ビットと、出力
   できなかった有効ビット数とを計数し、前記平行シフト
   装置（３）に対し正規データの出力制御を行うビット数
   計数器（４）と、前回出力できなかった保持データと、
   その有効ビット数とを格納し、前記平行シフト装置（３
   ）とビット数計数器（４）に伝送するデータ記憶装置（
   ５）とを具備し、 伝送速度の異なるビット列をｎビット単位の有効ビット
   列にビット率変換を行うこと を特徴とするデータのビット率変換回路。