JPH0547147B2 - - Google Patents

Description

【発明の詳細な説明】 ［概要］ データ伝送速度の異なるビツト列をデータ処理
装置に印加するとき、所定速度のビツト列となる
ようにビツト率を変換するため、主としてビツト
列平行シフト装置で構成される回路により高能率
で多回線にも共用して変換できるようにしたビツ
ト率変換回路である。

［産業上の利用分野］ 本発明はPCM伝送路及びデイジタル交換機な
どを経由してデータ処理装置に多重化されたビツ
ト列を印加するとき、そのデータ伝送速度はデー
タ送出源の速度及びPCM伝送路の特性により異
なり、ビツト率変換回路を使用している。

本発明はそのようなデータのビツト率変換回路
に関する。

特に多重化された回線において使用するビツト
率変換回路はハードウエア量が増大するから、多
重処理の可能なビツト率変換回路を実現すること
が要望されている。

［従来の技術］ PCM伝送技術により電話通話を行うとき、そ
のPCM−24形式では8kHzのクロツクを使用して
音声信号を標本化し、各標本化値を８ビツトで符
号化し、所謂64kBPSの伝送速度で伝送してい
る。この場合８ビツトのビツト列はデイジタル処
理を行うプロセツサにとつて１バイトに対応し、
並列データとして処理できるから動作上好適であ
る。

一方、PCM電話通話用回線について、データ
端末器からのデータを載せることが実用されて来
た。電話通話では、１バイトのビツト列につい
て、数フレームに１回程度の割合で制定デイジツ
トの１ビツトを制御用ビツトに使用している。こ
の手段をビツトスチールという。このとき使用す
るビツトは音声符号コードの最低デイジツトであ
るから、通話品質に与える影響は全く無視でき
る。

しかしデータ端末器からのデータを伝送すると
きに、音声と共用のPCM伝送路を使用するため、
１バイトのデータ内前記制御用ビツトはデータ伝
送には使用できない。またデータの端末器の速度
に応じ有意ビツトが１〜８個と可変となる。この
とき有意ビツトが７であるようなデータ伝送を、
有意ビツトが８であつて64kBPSの伝送速度を有
する方式と区別するため56kBPSという。また有
意ビツトが６であるときは48kBPSという。デー
タ伝送路において64kBPSの場合と、48kBPSの
場合とは有意ビツトと制御ビツト（無効ビツトを
含むことがある）とを同じ伝送速度で送受してい
るが、64kBPS以外の場合はデータ処理装置に対
し到来データをそのまま印加すると、制御ビツト
や有意ビツト以外のビツトがあつて、正常なデー
タ受信処理を行うことができない。例えば
48kBPSの場合、送信側では有意ビツトのうち第
７・第８ビツトは１フレーム離れた次のビツト列
の最初にはめ込み、当該ビツト列は更に第５・第
６ビツトも後に押し出される。

したがつて受信したとき、それら位置の離れて
いる有意ビツトを正常な位置に持ち込んで来て並
列データとすれば良いので、この処理を行う回路
をビツト率変換回路という。

従来の変換回路の例を第６図に示す。第６図に
おいて、ビツト列入力端子Ａからは、到来したシ
リアルデータ列を直・並列変換器を使用すること
などにより、８ビツト単位で並列に入力させる。
データ保持メモリＢに当初の１バイトデータを、
一旦取り込んでから、ビツト列の伝送速度に応じ
たクロツク数を端子Ｄから印加してシフトレジス
タＣに移す。このクロツク数は基準伝送速度を
64kBPSとしてその値に対し８個としたとき、
56kBPSのときは７個、48kBPSのとき６……の
ように選定する。例えば到来データ列が48kBPS
のときは、６個のクロツクが到来するのみで、シ
フトレジスタＣは満杯とならない。データ保持メ
モリＢに格納されているデータのうち、無効デー
タ部分がシフトレジスタＣに移されないからであ
る。そしてデータ保持メモリＢの格納内容はクリ
アされる。次のフレーム・同一チヤネルにおける
１バイトデータが到来したとき、端子Ｄからのク
ロツクが新たに６個印加されるから、その当初の
２個によりシフトレジスタＣのデータが詰められ
て、満杯となる。（この２ビツトは無効となる制
御ビツトのため、原バイトから離れたもので元々
は同一バイトのデータである。）したがつてシフ
トレジスタＣが満杯となつたことを、他の手段で
検出し、データ処理装置の入力段バツフアＥを介
してデータ処理装置Ｆに印加する。

［発明が解決しようとする問題点］ 第６図のビツト率変換回路では、シリアルで到
来したビツト列に対し或るチヤネルに対する保持
メモリＢに一旦取り込んでから、クロツクを使用
し直列データに変換しながら、シフトレジスタＣ
に取り込んで行く。次のバイトが到来するときに
漸く正規のデータ１バイトが得られる。これを再
び並列データとして取り出すが、その処理は直→
並（保持メモリＢ）並→直（シフトレジスタＣ）
直→並（入力段バツフアＥ）と、並列・直列変換
を何回も繰り返して行う。そして他のチヤネルに
対するデータ処理を行うとき、第６図の回路BR
１をチヤネル数だけBR２，BR３……のように
使用することを要し、多チヤネルの場合ハードウ
エア量が多大となつた。

本発明の目的は前述の欠点を改善し、並列デー
タの状態をなるべくそのままで、且つ少ないハー
ドウエア量でビツト率を変換できる回路を提供す
ることにある。

［問題点を解決するための手段］ 第１図は本発明のデータのビツト率変換回路の
原理ブロツク図を示す。所定伝送速度のｎビツト
有効なデータを処理する装置７に対し、多重化さ
れた到来データ１を印加するとき、到来データの
伝送速度が所定値以外であるため、変換回路を介
して印加するようにしたビツト率変換回路におい
て、本発明はビツト率変換回路を第１図に示す構
成としている。１は到来データの並列印加端子、
２は到来データを一旦保持するデータ保持メモリ
を示す。３は平行シフト装置で、前記データ保持
メモリ２からの並列データと、前回出力できなか
つた保持データとからｎビツト再組み立てデータ
を取り出すもの、４はビツト数計数器で、到来デ
ータの伝送速度に対応する並列データ中の有効ビ
ツトと、出力できなかつた有効ビツト数とを計数
し、前記平行シフト装置３に対し正規データの出
力制御を行うもの、５はデータ記憶装置で、前回
出力できなかつた保持データと、その有効ビツト
数とを格納し、前記平行シフト装置３とビツト数
計数器４に伝送するものである。６は平行シフト
装置３の出力端子を示している。

［作用］ 第１図において多重化された到来データは、並
列データとして保持メモリ２に格納される。端子
１からの到来ビツトについて全てが有効ビツトで
ないとき、平行シフト回路３は、記憶装置５に対
し有効ビツトのみを格納させる。ビツト数計数器
４には端子８から到来データについて、伝送速度
に対応する値、例えば１チヤネルの有効ビツト数
として「６」を入力する。このとき、有効ビツト
が１バイト分ないため、端子６へのデータは正当
でないように処理される。そして記憶装置５に対
し平行シフト装置３と、ビツト数計数器４との出
力値を当該チヤネルのアドレスと共に格納する。
第２図に示すビツト図において、第１フレーム・
第１チヤネルのb0〜b5ビツトが有効で、当初は
これが記憶装置５に記憶され、b6、b7ビツトは
無効である。

次に第２チヤネルのデータについても同様に処
理し、有効ビツト数が不足して出力できなかつた
とき、その数値を記憶装置５の次のアドレスに同
様に格納する。第２図において第１フレーム・第
２チヤネルでは第１チヤネルと同様にb20〜b25
ビツトが有効で、b26、b27ビツトが無効である。
次の第２フレームにおける第１チヤネルの到来デ
ータについては、その有効ビツトb8〜b13の一部
b8、b9ビツトと、記憶装置５からの読出したビ
ツトb0〜b5とにつき、平行シフト装置３におい
てｎビツト（この場合b0〜b7の８ビツト）の再
組み立てを行い、端子６へ出力する。ビツト数計
数器４における計数は、端子８からの印加値と、
記憶装置５から読出された値とについて行い、そ
の値により平行シフト装置３の出力を正当かどう
か制御する。即ち第１フレームの到来時には有効
ビツト数が不足し端子６へ出力できず、第２フレ
ームが到来した後の処理で端子６への出力が可能
となる。

続いて第２フレーム・第２チヤネルの制御に移
る。このようにして或るチヤネルの並列データが
データ保持メモリ２から取り込まれると、有効ビ
ツト数ｎのデータとして端子６から出力させ、処
理装置７に印加し、同時に出力できなかつた有効
ビツトはそれを記憶装置５に格納ておく。これを
フレーム毎・チヤネル毎に繰り返すから、記憶装
置５を各チヤネルに共通に使用することが出来
て、従来回路と比較し、ハードウエアが少なくて
ビツト率変換を有効にできる。

［実施例］ 第３図は本発明の実施例の構成を示すブロツク
図である。第３図において、３は第１図のビツト
列の平行シフト装置を全体的に示し、４は同じく
ビツト数計数器を全体的に示している。５は記憶
装置、８は伝送速度対応信号の印加端子を示す。

平行シフト装置３は、ビツト列の平行シフト回
路１１，１２と、補数演算回路１３とで構成さ
れ、平行シフト回路１１の出力を3Aと示し、第
１図の６と対応する。また平行シフト回路１２の
出力を３Ｂと示す。ビツト数計数器４は加算器１
４，１５とで構成され、加算器１５は実質、減算
器として動作し、その一方の端子には“８の補
数”を固定値で入力させ、その出力端子として４
Ａ，４Ｂを有している。

第４図は第３図の装置の動作説明図である。
48kBPSのデータが第ｎチヤネルにより受信され
た場合を示す。第４図Ａに示すように第ｎチヤネ
ルの１バイト目の８ビツトの内b0〜b5が有効で、
b6、b7は無効データとなつている。第ｎチヤネ
ルの第２バイト目の８ビツト内のb8〜b13が有効
で、b14、b15h無効データである（第４図Ｂ参
照）。端子３Ｂは当初データのため零、端子４Ｂ
も零、端子８からは「６」が印加されている。そ
のため１バイト目データが到来したときは、加算
器１４において演算結果が「６」、実質的に減算
器となる加算器１５による演算結果が「−２」、
端子４Ｂのストローブ信号は“０”で端子３Ａに
出力はあつても正常でないことを指示する。端子
３Ｂには６ビツトのデータが残されているので、
端子４Ｂは数値６となる。端子３Ａ，３Ｂのデー
タは記憶装置５のｎチヤネル対応アドレス位置に
格納される。

次のフレームの２バイト目のビツトb8〜b15が
入力したとき、それらが前回出力されずに残存し
たデータを記憶装置５から読出して来て、平行シ
フト回路１１と加算器１４などで演算する。加算
器１４の結果は「12」、加算器１５の結果は「４」
となり、端子４Ｂのストローブ信号は“１”とな
る。平行シフト回路１１の出力は、このとき１バ
イト目のビツトb5の次に２バイト目の当初ビツ
トb8、b9を付けてb0〜b5、b8、b9の計８ビツト
を正規データとして端子３Ａ、６に出力する。こ
の値はバツフア９を介してデータ処理装置７に達
する。

他のチヤンネルについても同様に動作する。

なお平行シフト回路１１，１２と補数演算回路
１３の構成・動作は以下に示す。第５図は平行シ
フト回路の具体的構成を示す回路図である。２０
〜２７は端子セレクタを示し、端子LLは記憶装
置５の上側データが印字される端子、端子LSNC
は第５図の回路が第３図１１を示すときには記憶
装置５の下側の出力が、若し第３図の１２を示す
ときは補数演算回路１３の出力が印加される。ま
たNDTは新しいチヤネルのバイトデータが印加
される端子を示す。端子セレクタ20〜27の各セレ
クタの位置は、端子LSNCと示す記憶装置５の下
側出力または補数演算回路１３の出力により指示
設定される。

当初１バイト目が第３図の端子１から入力した
とき、記憶装置５の上・下側の内容は全て零であ
るから、第５図のセレクタは全て「０」の位置に
在つて、ビツト並列シフト回路１１の出力端子３
Ａには新データ端子からの入力信号１バイトが無
効ビツトを含みそのまま並ぶが、第２図の端子４
Ａのストローブ信号が“０”のため、データ処理
装置の方には伝送されない。次に２バイト目のデ
ータが入力したとき、48kBPSのデータであれ
ば、記憶装置５の下側出力即ち端子LSCNに
「６」の数値が印加され、セレクタ２０〜２７は
全て「６」の位置に動く。記憶装置５の上側デー
タは前回有効であつた６ビツトまでのデータであ
るから、平行シフト回路の出力端子は上から０〜
５となり、続いて新データのビツト０、ビツト１
となる。このときストローブ信号は“１”となつ
て、出力端子の並列データは有効な出力となる。

［発明の効果］ このようにして本発明によると、並列入力デー
タ列に対しビツト率の変換を行うときは、直列デ
ータに変換することなく実行するから、途中で
直・並列または並・直列変換する回路が不要であ
り、高速動作が可能である。また多重化された回
線において各チヤネルの動作を同一回路により時
分割的に処理できるから、ビツト率変換回路の所
要ハードウエア量が少なくて済む。更に伝送速度
が次々に変更されるような場合でも、伝送速度対
応信号値を変更するのみで、平行シフト装置・ビ
ツト数計数器を変更する必要がないから、対応処
理が素早くできる効果も有する。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、第２図は
第１図の動作説明図、第３図は本発明実施例の構
成を示す図、第４図は第３図の動作説明図、第５
図は第３図中の平行シフト装置の具体的回路を示
す図、第６図は従来のビツト率変換回路を説明す
るための図である。 １……ビツト列入力端子、２……データ保持メ
モリ、３……平行シフト装置、４……ビツト数計
数器、５……データ記憶装置、７……データ処理
装置、８……伝送速度対応信号の印加端子、１
１，１２……平行シフト回路、１３……補数演算
回路、１４，１５……加算器。

Claims (1)

1. 【特許請求の範囲】 １ 所定電送速度のｎビツト有効なデータを処理
   する装置に対し、多重化された到来データを印加
   する際のビツト率変換回路において、 該ビツト率変換回路は、 到来データを一旦保持するデータ保持メモリ２
   と、該データ保持メモリ２からの並列データと、
   前回出力できなかつた保持データとからｎビツト
   再組み立てデータを取り出す平行シフト装置３
   と、 到来データの伝送速度に対応する並列データ中
   の有効ビツトと、出力できなかつた有効ビツト数
   とを計数し、前記平行シフト装置３に対し正規デ
   ータ出力制御を行うビツト数計数器４と、 前回出力できなかつた保持データと、その有効
   ビツト数とを格納にし、前記平行シフト装置３と
   ビツト数計数器４に伝送するデータ記憶装置５と を具備し、 伝送速度の異なるビツト列をｎビツト単位の有
   効ビツト列にビツト率変換を行うこと を特徴とするデータのビツト率変換回路。