JPH0234067A - Ｎビット文字ストリーム送出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は情報通信システムにおいて改良された文字サー
ビス機能を提供するように直列ＨＤＬＣビットストリー
ムを並列に処理する方法及びこの方法を実現する装置に
関する。

Ｂ、従来技術 同期伝送プロトコル：５ＤＬＣ（同期データリンク制御
）又はＨＤＬＣ（ハイレベルデータリンク制御）は同期
データ伝送を制御する構造及び規則を規定するプロトコ
ルである。

これらのプロトコルはよく知られており文献に詳細に記
述されている。

これらのプロトコルに従って、ビットストリームは下記
の一定の方式によって構築されたフレームを含む。

フレームは下記のパターン：０１１１１１１０を有する
フラグで始まる。フラグは第１の値のｆ個の連続ビット
、即ち６ビツトの１″を含む、そのあとに情報ブロック
が続く、情報ブロックはアドレス、制御及び（もしあれ
ば）データ文字を含む可変数の文字から成る。このブロ
ックでは、第２の値、即ち”０″の１ビツトを第１の値
の　（ｆ−１）個の連続ビット、即ち５ビツトの”１″
の後に挿入し、それによってフラグパターンが情報ブロ
ックで生ずるのを阻止する。ある場合には、フレームは
第１の値のｆ個よりも多い連続ビットから成るアイドル
パターン又はアボートパターンのような特定の意味のパ
ターンを含む、これらのパターンにはＯｎは挿入されて
いない。

情報ブロックのあとには、（Ｏが挿入された）フレーム
検査シーケンス文字が付加され、誤り検出機能が提供さ
れる。フレームは次のフレームの開始フラグとして用い
ることができるフラグにより終了される。

ＩＢＭ３７２５又はＩＢＭ３７４５のような通信制御装
置又はフロント・エンド・プロセッサはライン走査手段
によりＨＤ　Ｌ　Ｃラインに接続される。従来のＨＤＬ
Ｃラインのライン走査機能の実現は、米国特許第４４９
３０５１号に記載されたように、ＨＤＬＣビットストリ
ームのビット毎の処理を提供する際に前記の特異性を利
用している。

複数のラインの走査を制御する走査手段では、記憶領域
が各ラインに割当てられ、且つラインに関する情報を記
憶する制御ブロックを含む、処理されるビット（受信さ
れたビット又は送信されるビット）の各々は別々に管理
され、下記のために制御ブロック情報を更新する。

・０挿入及び削除 ・フラグ、アボート、アイドル構成の認識及び生成 ・フレーム検査シーケンスの累算及び検査Ｃ１発明が解
決しようとする課題 超高速伝送は走査機能の効率的な実現を必要とするが、
性能が制御ブロック情報の読取り及び書込みに費やされ
る時間により制限される従来のビット毎の処理では得ら
れない、制御ブロックは処理されるビットに応じて読取
り・更新され、且つ更新された情報は制御ブロックに再
書込みされなければならないので、処理されるビット毎
に記憶装置を２回アクセスする必要がある。

制御ブロックの組合せ更新プロセスの経路遅延によるも
う１つの性能限界もある。

本発明の目的は直列のＨＤＬＣ／５ＤＬＣビットストリ
ームがｎビット毎に処理されることを可能にする方法及
び装置を提供し、前記ビットストリームの処理動作の性
能を向上させることである。

００課題を解決するための手段 本発明は直列に受信するビットストリーム又は直列に送
信しなければならないビットストリームを連続する時間
間隔でｎビット毎に処理することを可能にする方法、及
びこの方法を実現する装置に関連する。

ビットストリームは第２の値（０）の２ビツト間の第１
の値（１）のｆビットを含む特定のビットパターンを有
するフラグによって区切られるフレーム、及び第１の値
の（ｆ−１）ビットのあとに第２の値のビットが挿入さ
れる情報ビットブロックを移送する。

送信装置の機能は、情報ブロックで第１の値の（ｆ−１
）ビットのあとに第２の値のビットを挿入することであ
る３受信装置の機能は情報ブロックを検索するため第１
の値の（ｆ−１）ビットのあとの第２の値のビットを削
除することである。

これらの機能を実行するため受信装置は下記のステップ
から成る方法を実行する： （１）時間間隔Ｔの間に、到来するビットストリームを
直列に受信し、そこからｎ個の連続するビットを並列処
理されるように組み立てる。

（２）最も早＜　（ｌｅａｓｔ　ｒｅｃｅｎｔｌｙ）受
信したビットからのｎビットにおける第１の値の連続す
るビットの数１Ｌを計算する。

（３）最も遅＜　（ｍｏｓｔ　ｒｅｃｅｎｔｌｙ）受信
したビットからのｎビットにおける第１の値の連続する
ビットの数１Ｒを計算する。

（４）下記のように、１Ｌをｎと比較しビットストリー
ムにおける第１の値の連続するビットの現在の数Ｃ１（
Ｔ）を計算する： もしｎ〉１シなら、　　Ｃ１（Ｔ）　＝　１Ｌ　＋　Ｃ
（Ｔ−１）と置き、且つＣ（Ｔ）　＝　１Ｒと置く。

もし　ｎ　＝　１Ｌ　＝　１Ｒなら、Ｃ１（Ｔ）　＝　
１Ｌ　＋　Ｃ（Ｔ−１，）と置き、且つＣ（Ｔ）　＝　
Ｃ１（Ｔ）と置く。

ただし、　Ｃ（Ｔ）はｃｉ（Ｔｅｌ）を計算するため次
の時間間隔（Ｔｅｌ）で比に加えられる数であり、Ｃ（
Ｔ−１）は前の時間間隔Ｔの間に計算された数である。

（５）ｎがｆよりも大きいとき、第２の値の左端及び右
端のビット間のビットが第１の値にセットされた連続す
るｆ又は（ｆ　−１，）ビットを含むかどうかを検査し
、ｎビットには削除される少なくとも２ビツトから成る
特定の情報のビットパターン又はフラグパターンを含む
ことを表わす特定のパターンを表示する。

（６）　Ｃ１，（Ｔ）及び１しの値から、並びにもしあ
れば５特定のパターン表示から、どの位置で第２の値の
ビットが削除されなければならないか、及びフラグが受
信されたかどうかを判定する。

（７）少なくとも１つの間隔Ｔで受信され処理されたビ
ットから、ｎよりも大きいか又はそれに等しいＮビット
文字を組み立てる。

送信装置は下記のステップから成る方法を実現する： （ａ）連続する時間間隔でフレームのＮビット文字を次
のように処理する。フラグを処理する場合を除く各時間
間隔Ｔで、第２の値の可変数Ｘのビットを、文字ビット
値及び前の間隔での文字処理中に計算された第１の値の
ビット数の関数として。

第１の値の（ｆ−１）ビットのあとに挿入する。

前記ビット数は、前の間隔で処理された文字のビットの
値に応じて、Ｏと（ｆ　−１，）の間の値をとる。

（ｂ）各時間間隔Ｔで、所与のビット数ｎを送信し、　
ｒ（Ｔ）ビットを維持する。この場合、ｎは前の間隔（
Ｔ−１）から保持されたｒ（Ｔ−１，）個の残余ビット
及び現在の間隔で処理された文字から取出されたｎ（Ｔ
）ビットの和で、ｎ　：ｒ（Ｔ−１）　＋　ｎ（Ｔ）と
なる。

「（Ｔ）はｒ（Ｔ）　＝　Ｎ＋ｘ−ｎ（Ｔ）で計算され
る。　ｒ（Ｔ）はｎビットの送信能力をオーバフローし
、次の３４１１　間（Ｔｅｌ）で残余ビットとして送信
される。

実施例の説明はｆ＝６と仮定して行われるが、異なるパ
ラメータを有するフレームを処理するため当業者がロジ
ック回路を変更することは容易である。

Ｅ、実施例 本発明による方法及び装置は直列５ＤＬＣ／ＨＤＬＣビ
ツトストリームを送受信する任意の情報通信システムで
用いることができる。

それらは通信制御装置のライン走査手段で実現される本
発明の良好な実施例で詳細に説明する。

通信制御装置は、欧州特許出願公開第２３２４３７号（
１９８７年８月１９日）に記載されているように、直列
リンクを介して、送信及び受信能力を有する複数のライ
ンに接続される。

前記特許出願の記述に従って、各々のラインは特定の形
式を有する直列リンクにスロットを提供し、各スロット
において可変数のビットを送受信する能力を、ラインに
接続されたユーザーに与える。各々のスロットにおける
有効なビットの数は。

可変区切り構成によって指示される。

１ユーザーからの直列ＨＤＬＣ／５ＤＬＣビットストリ
ームはこのように直列リンク上でユーザーに割当てられ
たスロットに分割される。

本発明に従って、各々のスロットで受信された有効なビ
ットは従来のｔｌＤＬｃ／５ＤＬＣ機能、即ち特定パタ
ーンの認識及び生成、ゼロ削除及び挿入、並びにＦＣ８
（フレーム検査シーケンス）の累算及び検査を実行する
ため並列に処理される。

第１図は、ネットワーク制御プログラムを実行する中央
制御装置ｃｅ’Ｕ１を含み、バス２を介して少なくとも
１つの中央処理袋ｆｉｃ　Ｐ　Ｕ　３に接続された通信
システムの概要図を示す。

ユーザーは少なくとも１つの走査手段４を介してバス２
に接続される。走査手段４の機能は各ユーザーラインを
米国特許第４４９３０５１号に記述されたように走査す
ることである。

ライン走査手段の動作を改良するため、ユーザーはアダ
プタ５を介してライン走査手段４に接続される。アダプ
タ５はユーザーライン６−１〜６−ｉ及び直列リンク７
間をインタフェースし、前述の欧州特許出願に記載され
たように、ユーザーライン上のビットストリームを直列
リンク７上の特定の形式に又はその逆に適応させる。

本発明に従って、ライン走査手段には文字サービス機能
装置８が設けられる。装置８はＨＤＬＣ／５ＤＬＣビッ
トストリームをユーザーラインから受取り、そこからＮ
ビット文字を作成する１作成された文字は該走査手段の
上部の層に提供される。装置８は上部の層からＮビット
文字を受取り、受取った文字は）ＩＤＬｃビットに変換
されユーザーラインに送られる。

第２図は文字サービス機能装置８の受信部及び送信部の
ブロック図を示す。

この装置の主構成素子は出入りする直列ビットストリー
ムを処理する並列プロセッサ１０である。

到来するビットストリームはユーザーライン６−１〜Ｂ
−ｉの受信インタフェースから受取られ、出てゆくビッ
トストリームはユーザーライン６−１〜６−１の送信イ
ンタフェースから構成される装置８の受信部はデータイ
ンレジスタ１２．制御ブロックレジスタ１４及びＮビッ
ト文字レジスタ１６を含む、各ユーザーラインはレジス
タ１２．１４及び１６で１つの位置を割当てられる。ス
ケジューラ１８はアドレスバス２０にレジスタアドレス
を生成し１選択された１つのユーザーから受取ったビッ
トを処理するようにレジスタ位置を順次にアドレス指定
する。

選択されたユーザーに割当てられたレジスタ１２及び１
４のアドレス指定された位置に含まれたデータインビッ
ト及び制御ブロックビットは、バス２２を介して並列プ
ロセッサ１０に供給され、時間間隔Ｔで処理される。Ｎ
ビット文字は並列プロセッサ１０により生成され、バス
２４を介して。

選択されたユーザーに割当てられたレジスタ１６のアド
レス指定された位置に供給される。レジスタ１６で組み
立てられたＮビット文字はこうしてライン走査手段４の
上部の層で使用可能になる。

受信動作の場合、並列プロセッサ１０は１つのユーザー
ライン、例えば６−１から受取ったｎビットの処理に割
当てられた時間間隔Ｔで下記の動作を実行する。データ
インレジスタ位ｆｆ１２−１で受取ったｎビットはレジ
スタ位ｉ！１４−１にある制御ブロックビットと一緒に
並列プロセッサ１０に供給される。制御ブロックビット
は前記ユーザーラインからのｎビットの処理に割当てら
れた前の時間間隔Ｔ−１からの残余ビットを含む、Ｎビ
ット文字は前記間隔Ｔで受取ったビットから生成される
とともに、前の間隔Ｔ−１、Ｔ−２、等で受取ったビッ
トからも潜在的に生成され、且つ並列プロセッサは次の
間隔Ｔ＋１で用いる残余ビットを生成す′る。

本発明による装置は、フレームパラメータが現に標準規
格として勧告されているもの、即ちｆ＝６．１５個の１
のビットから成るアイドルパターン、及び７個の１のビ
ットから成るアボートパターンであると仮定して説明す
る。しかしながら。

当業者が異なるパラメータに適応するようにロジック回
路を変更するのは容易である。

並列プロセッサの機能は特定のＨＤＬＣ／５ＤＬＣの特
定のパターン：１５個の連続する１から成るアイドルパ
ターン、７個の連続する１から成るアボートパターン、
及びフレームを開始するフラグパターン０１１１１１１
０を認識することである。更に、並列プロセッサは５個
の連続する１の次のＯを削除しなければならない、並列
プロセッサの動作はあとでその詳細な図面を参照して説
明する。

並列プロセッサの送信部はＮビット文字レジスタ２８．
制御ブロックレジスタ３０及びデータアウトレジスタ３
２から成り、各レジスタはユーザーライン当り１つの位
置を含み、スケジューラ１８によりアドレス指定される
。

上部の層からのＮビット文字はレジスタ２８に書込まれ
、バス３４を介して並列プロセッサ１０に供給される。

プロセッサ１０はユーザーラインに送られる特定のパタ
ーンを生成し、５個の連続する１のあとにＯを挿入し、
間隔Ｔでユーザーラインに送られるｎビットをレジスタ
３２に供給する。もし送ることができない残余ビットが
あれば。

制御ブロックレジスタ３０に書込まれ１次の時間間隔Ｔ
＋１で送られる。

第２図で、レジスタ１２．１４．１６．２８゜３０及び
３２は、各ユーザーに割当てられたアドレス可能な位置
と共にランダムアクセス記憶装置に組込むことができる
。スケジューラは本発明の部分ではないから、その詳細
な説明は行なわない。

次に、装置８の受信部及び送信部について第３図〜第１
４図を参照して詳細に説明する。

第３図に示すように、１つのユーザー、例えばユーザー
１から受取ったビットはレジスタ位置１２−１に書込ま
れる０本発明の良好な実施例では。

直列リンク７（第１図）上にある。前述の欧州特許出願
に記述されているスロットの内容に対応する可変数のビ
ットは５時間間隔Ｔで処理され、有゛効ビットの数Ｖは
可変区切りにより表示される。

該説明では、ｎはＮに等しく且つ８よりも小さいか又は
８に等しいと仮定するが１本発明の原理はそれよりも大
きい数にも適用することができる。

各ユーザーに割当てられたレジスタ位置はｘＯ〜Ｘ８の
９ステージを含む、第３図では、４つの有効ビットｄｏ
−ｄ３はレジスタ位置１２−１に入力され、可変区切り
構成０００１によって区切られる。この構成では、右端
のＯに続く最初の１が有効ビットを区切る。それゆえ、
ｄｏは最も早く受信したビットであり、ｄ３は最も遅く
受信したビットである。もし８ビツトが受信されていた
なら、レジスタはステージｘｏ−ｘｓにそれぞれ。

１　　ｄＯｄｉ　ｄ２　ｄ３　ｄ４　ｄ５　ｄＢ　ｄ７
　ｄＢを含み、左端の位置の１が可変区切り構成となる
。

レジスタ位置１２−１の内容はロジック回路４０に供給
される０回路４０は特一定の構成：フラグ、アイドル、
アボートを検出して対応する表示をライン４２．４４及
び４６に生成し、削除しなければならない０を検出し、
且つフラグのあとにフレームを開始するビット位置、即
ちビット”Ｄｉ”での新フレーム境界信号の表示をバス
４８に生成する。

多重ロジック回路５２はＯ削除後のビットを受取って、
９ステージｚｏ−ｚｓを含むレジスタ５０に供給する。

可変区切り構成は、０が削除されなかったものと仮定す
ると、第３図に示すように、レジスタ５０で右寄りの部
分に位置する。

ユーザー１に割当てられた制御ブロックレジスタ位置１
４−１は、前の時間間隔でビットの処理から生ずる残余
ビットを含み、前記残余ビットの数は可変区切り構成に
より示される。２つの残余ビット「０及びｒｌがレジス
タ位置１４−１に示されている。

連結ロジック５４はライン４２のフラグ表示、及びバス
４８の新しいフレーム境界信号に応答してＮビット文字
を組み立てる。

バス４８の新フレーム境界の表示により、連結ロジック
５４は有効な残余ビット　（ｒｏ、ｒｌ）及び新たに受
取ったビット（ｄｏ〜ｄ３）を新フレーム境界表示に基
づく位置に連結し、有効ビットのカウントｄを計算する
。

もしｄが８に等しいか又は８よりも大きいなら、文字ラ
イン５５は活動状態になり、対応する文字ビットＧｏ−
Ｃ７をレジスタ位置１６−１に送り。

もしフラグ、アイドル、アボートのラインが活動状態で
はないなら、新しい残余ビットＣ８〜Ｃｄを制御ブロッ
クレジスタ位ｆｉ１４−１に書込む。

そうするために、ライン５５からの文字信号がＡＮＤＮ
ビット文字して文字レディライン５６に送られるのを阻
止する信号をその出力ラインに生成するＮＯＲ回路５７
にライン４２．４４及び４６を接続する。

もしｄが８よりも小さいなら、ビットＣＯ〜ｃｄは制御
ブロックレジスタ１４−１に書込まれる。

このプロセスはあとで詳細に説明する。

回路３６は第４図の上部の層に配置することができ、ラ
イン４２上のフラグ信号及びレジスタ１６−１の内容に
応答し、ＦＣ８値を計算してそれを検査し、誤りのある
フレームが見つかったときライン３７に誤り信号を供給
する。

回路４０．５０．５２及び５４は並列プロセッサの受信
部を構成する。

第４図はロジック回路４０及び５２の詳細図である。

回路４０は可変区切り検出回路６０を含む０回路６０は
アドレス指定されたレジスタ位置５例えば１２−１の内
容に応答し、その９出カライン６０−Ｏ〜６０−８のう
ちの１つに、レジスタ位置１２−１における有効なビッ
トの数を表わす活動状層の信号を供給する。有効なビッ
トの数は可変区切り構成によっ゛て異なる０例えば、ラ
イン６〇−４上の信号は１本発明に従って並列に処理さ
れる。■＝４の有効ビットがあることを表わす。

レジスタ位置１２−１の内容は多重化回路６２に供給さ
れ、回路６２は受取ったビットを配列して３つの構成を
生成する。

９ステージＤｏ−Ｄ８を含むレジスタ６４における構成
は、最も早く受取ったビットｄｏを有する有効なデータ
ビットを左端のステージに、可変区切り構成を右側のス
テージに包含する。これは有効ビット数Ｖに応じて下記
の表１のように変わる： ｖ＝Ｏ ｖ＝Ｉ Ｖ＝２ Ｖ＝３ Ｖ＝４ ■＝５ Ｖ＝６ Ｖ＝７ Ｖ＝８ 表＝１ ＤＯＩｌｌ　　ＤＩ　　　Ｄ３　　ＣＬＩ　　Ｄｊ　　
ＤＵ　　［１７Ｘ８　　　０　　　０　　　０　　　０
　　０　　　０　　　０Ｘ８　　　Ｘ７　　　０　　　
０　　　０　　　０　　　０　　　０Ｘ７Ｘ８Ｘ６　　
　０　　　０　　　０　　　０　　　０Ｘ６Ｘ７Ｘ８Ｘ
５　　　０　　　０　　　０　　　０Ｘ５　　　ＸＳ　
　　Ｘ７　　　ＸＳ　　　Ｘ４　　　０　　　０　　　
０（ｄＯ）（ｄｉ）（ｄ２）（ｄａ）　　１　　０　　
０　　０Ｘ４　　　ＸＳ　　　ＸＳ　　　Ｘ？　　　Ｘ
Ｓ　　　Ｘ３　　　０　　　０Ｘ３　　　Ｘ４　　　Ｘ
Ｓ　　　ＸＳ　　　Ｘ７　　　ＸＳ　　　Ｘ２　　０Ｘ
２　　　Ｘ３　　　Ｘ４　　　ＸＳ　　　ＸＳ　　　Ｘ
７　　　ＸＳ　　ＸＩＸＩ　　　Ｘ２　　Ｘ３　　　Ｘ
４　　　ＸＳ　　　ＸＳ　　　Ｘ７　　ＸＳ（ｄＯ）（
ｄｉ）（ｄ２）（ｄａ）（ｄ４）（ｄ５）（ｄａ）（ｄ
７）８ステージＬＯ−Ｌ７を含むレジスタ６６における
構成は、最も早く受取ったビットを有する有効なデータ
ビットを左端の位置に、埋め込まれたＯを右側に包含す
る。これは有効データビット数Ｖに応じて下記の表２の
よう゛に変わる：表４２ １、ＱＬ、１１，２ｔＬａ１Ｌ１ＬＬ５Ｌｆｆｌ　　　
し７ｖ＝ｏ　　　ｏｏ　　　ｏｏ　　　ｏｏ　　　ｏ。

ｖ、１ｘｓｏ　　　ｏｏ　　　ｏｏ　　　ｏ。

Ｖ＝２Ｘ７Ｘ８　　００　　００　　００Ｖ＝３Ｘ８Ｘ
７Ｘ８０　　００　　００Ｖ＝４　　Ｘ５Ｘ６　　Ｘ７
Ｘ８　　０　０　　０　０ｖ＝ｓ　　Ｘ４　　ＸＳ　　
Ｘ６Ｘ７　　ＸＳ　　０　　０　０（ｄＯ）（ｄｉ）　
（ｄ２）（ｄａ）　　０　０　　０　０Ｖ＝６　　Ｘ３
　　Ｘ４　　ＸＳ　　ＸＳ　　Ｘ７　　ＸＳ　　　０　
０Ｖ、７　　Ｘ２　　Ｘ３　　Ｘ４　　ＸＳ　　ＸＳ　
　Ｘ７　　ＸＳ　　０Ｖ＝８　　ＸＩ　　Ｘ２　　Ｘ３
　　Ｘ４　　ＸＳ　　ＸＳ　　Ｘ７　　ＸＳ（ｄＯ）（
ｄｉ）　（ｄ２）（ｄａ）　（ｄ４）（ｄ５）　（ｄａ
）（ｄ７）８ステージＲＯ−Ｒ７を含むレジスタ６８に
おける構成は、最も遅く受取ったビットを有する有効な
データビットを左端の位置に、埋め込まれた０を右側に
包含する。これは有効データビット数Ｖに応じて下記の
表３のように変わる：表」。

ＲＯ肘　［Ｌｉ　　Ｌｉ　　ＬＩ　　Ｒｆ２　　訂ｖ＝
ｏ　　　ｏｏ　　　ｏｏ　　　ｏｏ　　　ｏ。

Ｖ＝ＩＸ８０　　００　　００　　００Ｖ＝２Ｘ８Ｘ７
　　００　　００　　００Ｖ＝３Ｘ８Ｘ７Ｘ６０　　０
０　　００Ｖ＝４　　Ｘ８Ｘ７　　Ｘ６Ｘ５　　０　０
　　　Ｇ　　０Ｖ＝５　　Ｘ８Ｘ７　　Ｘ６Ｘ５　　Ｘ
４　０　　０　０Ｖ＝６　　Ｘ８　　Ｘ７　　Ｘ６　　
Ｘ５　　Ｘ４　　Ｘ３　　０　０Ｖ＝７　　Ｘ８　　Ｘ
７　　Ｘ８　　Ｘ５　　Ｘ４　　Ｘ３　　Ｘ２　０Ｖ：
８　　Ｘ８　　Ｘ７　　Ｘ６　　Ｘ５　　Ｘ４　　Ｘ３
　　Ｘ２　　ＸＩ（ｄ７）（ｄ６）　（ｄ５）（ｄ４）
　（ｄ３）（ｄ２）　（ｄｉ）（ｄＯ）レジスタ６６の
内容はバス７２を介してロジック回路７０に供給される
０回路７０はバス７４を構成するその８出カラインのう
ちの１つのラインに最も早く受取ったビットからの１の
数１Ｌ及び有効なビット中の最初のＯの表示を供給する
（１Ｌは”左側の１″を表わす）。

レジスタ６６における構成はこの表示が第７図に示すよ
うな簡単なロジック回路を介して供給されることを可能
にする。

レジスタ６８の内容はバス７８を介してロジック回路７
６に供給される０回路７６はバス８０を構成するその８
出カラインのうちの１つのラインに最も遅く受取ったビ
ットからの１の数１Ｒ及び有効なビット中の最初のＯの
表示を供給する（１Ｒは”右側の１”を表わす）。

レジスタ６８における構成はこの表示が第７図に示す回
路と同一のロジック回路を介して供給されることを可能
にする。

回路８２はビットストリームで連続する１の数Ｃ１（Ｔ
）をバス８４に生成する。これは時間間隔Ｔで受取った
ビットの関数として且つその前に受取ったビットを考慮
して計算される０回路８２は１の数の計算ロジック回路
８６及びレジスタ８８を含む、レジスタ８８は、時間間
隔Ｔ毎に５次の時間間隔Ｔ＋１でＣ１（Ｔ＋１）の計算
に用いられる新しい値Ｃ（Ｔ）に更新される。

回路８２はそのプロセスを本発明に従って下記のように
実現する。

回路８６は１Ｌと■を比較する。

もしＶ　＝　１Ｌなら、　Ｃ１（Ｔ）　＝Ｃ（Ｔ−１）
　＋　１Ｌ　トｌき［Ｃ（Ｔ−１）は前の時間間隔（Ｔ
−１）でレジスタ８８に書込まれた値］、且つＣ（Ｔ）
　＝　Ｃ１（Ｔ）と置くことによりレジスタ８８が更新
される。

もＬ／　Ｖ　＞　１Ｌなら、　Ｃ１（Ｔ）　＝　Ｃ（Ｔ
−１）　＋　１Ｌと置き、且つＣ（Ｔ）　＝　１Ｒと置
くことによりレジスタ８８が更新される。

従って、数Ｃ１（Ｔ）は間隔Ｔで受取ったビットを含む
ビットストリーム中の連続する１の数を表わす、この数
は回路９４で検査される。もしそれが１５に等しければ
、アイドルライン４４が活動状態になり、もしそれが７
に等しければ、アボートライン４６が活動状態になり、
そして、もしそれが６に等しければ、フラグライン４２
が活動状態になり、ビット”Ｄｉ”の新フレーム境界の
表示がバス４８に供給される。

また、　Ｃ１（Ｔ）　＝　５は５個の連続する１の次の
０が削除されることを意味し、数１Ｌによる削除すべき
Ｏの位置は、バス９６の１つのラインに表示される。

更に、Ｖ＝７及びＶ＝８であるとき、フラグパターン０
１１１１１１０のような特定のパターン、または０１１
１１１０ｘもしくはｘ　Ｏ１１，１１１０（Ｘはドント
ケアを意味する）のような、２つの０が削除されなけれ
ばならない、特定のパターンが時間間隔Ｔで受取られる
ことがあるから、レジスタ６６の内容は特定パターン認
識回路９８に供給される８回路９８はライン１００にフ
ラグ表示を生成して回路９４に供給し、ＣＩ　（Ｔ）の
検査から生ずるフラグ表示とＯＲ演算するか、Ｄ６又は
Ｄ７における第２の０削除の表示を生成し、バス１０２
を介してＯ削除多重回路５２に供給する。

レジスタ６４の内容はバス１０４を介して多重回路５２
に供給され、回路５２はバス９６及び１０２上の削除す
るＯの表示に応じて、適切なビット構成をレジスタ５０
にロードする。

表４は、バス９６上の表示が”Ｄｏの０削除”バス１０
２上の表示がＤ６の０削除“のとき、異なるＶの値にｐ
いて１回路５２により実行されるシフト動作の特定の例
を示す。

表１ １ｕｌｌ　　Ｍ　　２．Ｑ　　Ｕ　　２．２　　Ｚ３　
　Ｚ、４　　Ｚ５　　Ｚ８　　Ｚ７　　Ｊ有効なビット
の数２が有効ビットの右の区切り可変構成によって示さ
れる、レジスタ５０の内容はバス１０６を介して連結ロ
ジック５４に提供される。

第５図に連結ロジック５４を示す、レジスタ位置１４−
１における前の処理時間間隔（Ｔ　−１，）からの残余
ビット及びレジスタ５０の内容は、２つの多重回路１０
８及び１１０に供給される０回路１０８及び１１０はレ
ジスタ位置１４−１及びレジスタ５０の内容を、レジス
タ位置の右側の可変区切り構成によって表示され可変区
切り検出回路１１４によって検出された有効な残余ビッ
トの数、ライン４２上のフラグ表示、及びバス４８上の
ビットＤｉ新フレーム境界信号の関数としてレジスタ１
１２の所与の位置に移送する。

例えば、フラグライン４２は非活動状態であり、可変区
切り１０００００により示すようにレジスタ位置１４−
１に２つの有効な残余ビット「ｌ及びｒｌがあり、そし
てレジスタ５０の内容はｄ１ｄ２　ｄ３１００００であ
ると仮定すると、第５図に示すように、１６のステージ
ＣＯ〜Ｃ１５から成るレジスタ１１２の内容は、ｒＯｒ
ｌ　ｄｉ　ｄ２　ｄ３１０ｏｏｏｏｏｏｏｏｏになる。

可変区切り回路１１６はレジスタ１゛１２にある有効な
ビットの数ｄを検査しくこの特定のケースでは５個の有
効なビットが見つかった）、比較器１２０で数８と比較
される。

もしｄが８よりも小さければ、比較器１２０の出力ライ
ン１２２が活動状態となる。このラインはゲート回路１
２４に供給されてレジスタ１１２のステージＧｏ−Ｃ７
に含まれたビットがレジスタ位１１１４−１に書込まれ
、次の時間間隔Ｔ＋１の間に残余ビットとして用いられ
る。これらのステージは可変区切りパターンを含むから
、このパターンは位置１４−１に書込まれて、有効な残
余ビットの数を計算するのに用いることができる。

もしｄが８よりも大きいか又は８に等しければ、出力ラ
イン５５が活動化され、文字レジスタ位置にある文字を
上部の層に送ることができることを表わす、このライン
５５はＡＮＤゲート５９（第３図）を介してゲート回路
１２６に接続されており、従って、ステージＣｏ−Ｃ７
にある文字ビットをバス１２８を介してレジスタ１６−
１に転送することができる。このラインはゲート回路１
３０にも接続され１回路１３０は残余ビットとステージ
Ｃ８〜Ｃ１５にある可変区切りパターンとをレジスタ位
置１４−１に転送する。

もしフラグ信号がライン４２で受信されるなら。

フラグビットは上部の層に送信しなくてもよく。

新たに受取ったフレームの最初のビットは、パスライン
４８のうちの１つにある信号で示すように。

レジスタ１１２に転送される。

もしｄがＯ又は８に等しくない状態でフラグ信号が活動
化されるなら、　”フレームがバイト境界から外れてい
る”ことを意味する誤りが報告される。この信号はＡＮ
Ｄゲート１３２により生成される。ゲート１３２はライ
ン４２のフラグ信号及びＯＲゲート１２１の出力信号に
より条件付けられる。ゲート１２１はライン１２２の活
動状態の信号、及びｄがＯでも８でもないとき比較器１
２０の出力ライン１２３の活動状態の信号により活勧化
される。

第６図は有効なビットの数Ｖの表示を生成するため回路
６０として用いることができるロジック回路の詳細を示
す０回路１１６及び回路１１４も、レジスタ１１２にお
れる有効な残余ビットの数Ｒ及び有効なビットの数ｄの
表示を生成するため、同じ原理を用いて構築することが
できる。

回路６０は８個のＡＮＤゲート２００〜２０７を含む、
これらのゲートは出力ライン６０−１〜６０−７にＶ＝
Ｏ〜Ｖ＝７の表示を供給する。■＝８の表示はＸＯの値
から直接生成される０回路６０はＡＮＤゲート２０８〜
２１６も含む、ＡＮＤゲート２０８〜２１６の出力ライ
ンはそれぞれＡＮＤゲート２０１〜２０７の第１の入力
に接続される。ＡＮＤゲート２０１〜２０７の第２の人
力はそれぞれＸ２〜Ｘ８に含まれたビットを受取る。

ＸＯ〜Ｘ７に含まれたビットはインバータ２１７〜２２
４によって反転される。インバータ２１７の出力ライン
はＡＮＤゲート２００の第１の入力に接続され、その第
２の入力はＸｌに含まれたビットを受取る。よって、Ａ
ＮＤゲート２００はその出力ラインに表示Ｖ＝７を供給
する。

インバータ２１７及び２１８の出力ラインはＡＮＤゲー
ト２０８に接続され、ＸＯ及びＸｌが０のとき、ゲート
２０８はその出力ラインに活動状態の信号を供給するの
で、もしＸ２が１なら、ＡＮＤゲート２０１はＶ＝６の
有効ビットを表わす活動状態の信号を出力する。

インバータ２１９〜２２４の出力ラインはＡＮＤゲート
２０９〜２１６の第１の入力に接続され。

その第２の入力はＡＮＤゲー１−２０８〜２１４の出力
ラインに接続される。

従って、ゲート２０２〜２０７の出力ラインは、それぞ
れＶ＝５〜ｖ＝０の表示を出力する。

第７図はバス７２で供給されたレジスタ６６の内容から
数１Ｌを計算するためのロジック回路７０を示す、レジ
スタ６８の内容から数１Ｒを計算する場合、レジスタ６
８における有効なビット構成を再配列することにより同
様のロジック回路を用いることができる。

レジスタ６６のステージＬＯ〜Ｌ７に含まれたビットは
゛ＡＮＤゲート２４０に供給されるので。

１Ｌ＝８のとき、ゲート２４０は活動状態の出力信号を
ライン７４−８に供給する。

ステージＬＯ〜Ｌ６に含まれたビット及びインバータ２
４２により反転されるＬｌに含まれたビットはＡＮＤゲ
ート２４４に供給されるので、１Ｌ＝７のとき、ゲート
２４４は活動状態の出力信号をライン７４−７に供給す
る。

ＬＯ−Ｌ５に含まれたビット及びインバータ２４６によ
り反転されるＬＯに含まれたビットはＡＮＤゲート２４
８に供給されるので、１Ｌ＝６のとき、ゲート２４８は
活動状態の出力信号をライン７４−６に供給する。

ＬＯ−Ｌ４に含まれたビット及びインバータ２５０によ
り反転されるＬ５に含まれたビットはＡＮＤゲート２５
２に供給されるので、１Ｌ＝５の−とき、ゲート２５２
は活動状態の出力信号をライン７４−５に供給する。

ＬＯ−Ｌ３に含まれたビット及びインバータ２５４によ
り反転されるＬ４に含まれたビットはＡＮＤゲート２５
６に供給されるので、１Ｌ＝４のとき、ゲート２５６は
活動状態の出力信号をライン７４−４に供給する。

ＬＯ〜Ｌ２に含まれたビット及びインバータ２５８によ
り反転されるＬ３に含まれたビットはＡＮＤゲート２６
０に供給されるので、１Ｌ＝３のとき、ゲート２６０は
活動状態の出力信号をライン７４−３に供給する。

ＬＯ−１Ｌに含まれたビット及びインバータ２６２によ
り反転されるＬ２に含まれたビットはＡＮＤゲート２６
４に供給されるので、１Ｌ＝２のとき、ゲート２６４は
活動状態の出力信号をライン７４−２に供給する。

ＬＯに含まれたビット及びインバータ２６６により反転
されるＬｌに含まれたビットはＡＮＤゲート２６８に供
給されるので、１Ｌ＝１のとき。

ゲート２６８は活動状態の出力信号をライン７４−１に
供給する。

ＬＯに含まれたビットはインバータ２７０に供給される
ので、１Ｌ＝Ｏのとき、インバータ２７０は活動状態の
信号をその出力ライン７４−０に生成する。

第８図は、各時間間隔Ｔで、カウントＣ１（Ｔ）を生成
するのに用いられる回路８２を表わす。

比較器３００は数１ＬとＶを比較し、Ｖ＝１Ｌのときは
ライン３０２に活動状態の信号を生成し、Ｖ＞１Ｌのと
きはライン３０４に活動状態の信号を生成する。

コーダー３０６はバス７４のラインの１つにある信号を
数１Ｌの２進表示に変換する。同様に、コーダー３０８
はバス８０のラインの１つにある信号を数１Ｒの２進表
示に変換する。

加算機構３１０は、レジスタ８８に含まれバス３１２を
介して加算機構３１０に供給される古い値Ｃ（Ｔ−１）
に２進数１Ｌを加える。加算機構３１０によってその出
力バス８４に供給された数は、間隔Ｔで受取った有効な
ビットの処理中に見つかった。ビットストリーム中の連
続する】のカウントＣ１（Ｔ）である。

もしライン３０２が活動状態なら（Ｖ＝１Ｌ）。

ゲート３】２４はＯＲゲート３１Ｇを介してカウントＣ
Ｉ　（Ｔ）をレジスタ８８に供給する。もしライン３０
４が活動状態なら（Ｖ＞１Ｌ）、ゲート３１８はＯＲゲ
ート３１６を介して１Ｒの２進値をレジスタ８８に供給
する。

第９図はＯ削除の表示を生成する回路９４の部分１．（
９４−１）の詳細な表示を示すほか、多重回路５２及び
特定パターン認識回路９８（第４図）も示す。

バス８４上のカウントＣＩ　（Ｔ）は検査回路３３０に
供給され、　Ｃ１（Ｔ）が５に等しいとき１回路３３０
はその出力ライン３３２に活動状態の信号を生成する。

６つのＡＮＤゲート３３４−０〜３３４−５は、ライン
３３２上の活動状態の信号とライン３０４上の活動状態
の信号（Ｖ＞１Ｌ）とにより、それらの出力ライン９６
−Ｏ〜９６−５に、１Ｌの値によって削除されるＯビッ
トの位置を表わす信号を供給するように条件付けられる
。これを実行するため、ライン７４−Ｏ〜７４−５はそ
れぞれＡＮＤゲート３３４−０〜３３４−５の入力に接
続される。

例えば、Ｃ１（Ｔ）　＝　５及び１Ｌ　＝　５はビット
Ｄ５が５個の連続する１の後にくるＯであり、もしＶが
１Ｌよりも大きければ、削除されなければならないこと
を意味する。その場合、ライン９４−５は活動化され、
多重回路５２によりＤｏ−Ｄ４がＺＯ−Ｚ４に、Ｄ６〜
Ｄ８がＺ５〜Ｚ７に、０がＺ８に人力されて、５個の連
続する１の後のＯを削除する。

もしＶが１Ｌに等しければ、カウントＣ１（Ｔ）はレジ
スタ８８に書込まれ、もし次の時間間隔Ｔ＋１の間に１
Ｌが０に等しい−　（ｖ〉０と仮定して）５個の連続す
る１の後のＯを削除しなければならないことを意味する
−なら、ＡＮＤゲート３３４−０は活動状態の信号を供
給し、多重回路５２により１位ＭＤＯにあるＯビットを
削除する。

回路９８は３つの比較器３３８．３４０及び３４２を含
む、■＝７又はＶ＝８の有効なビットを間隔Ｔで受取る
と、ＯＲゲート３４４−その入力はライン６０−７及び
６０−８に接続されている−からの信号により第１の比
較器３３８が活動化される。比較器３３８は、バス７２
を介して比較器３３８に供給されたレジスタ６６の内容
と特定の構成０１１１１１０ｘ　（ｘはドントケアを意
味する）を比較し、レジスタ６６の内容が該特定の構成
と一致するとき、その出力ライン９６−６に活動状態の
信号−Ｄ６位置にある０を削除することを表わす−を生
成する。もし必要なら、特定の構成の最初のＯは前述の
ようにライン９６−〇にある信号の制御の下に削除され
る。

比較器３４０は、間隔ＴでＶ＝８の有効なビットが受信
されると活動化され、へスフ２を介して比較器３４０に
供給されたレジスタ６６の内容を特定の構成ｘｏ１１１
１１０と比較する。レジスタ６６の内容が該特定の構成
と一致すると、活動状態の信号をライン９６−７に生成
する。これはＤ７位置のＯが削除されなければならない
ことを表わす。

比較器３４２は、間隔ＴでＶ＝８の有効なビットが受信
されると活動化され、バス７２を介して比較器３４２に
供給されたレジスタ６６の内容を特定のフラグ構成０１
１１１１１０と比較し１両者が一致すると、該比較器の
出力ライン１００を活動化する。

第１０図は第４図の回路９４・のフラグ、アボート及び
アイドル認識部２　（９４−２）の詳細図を示す。

バス８４からのカウントＣ１（Ｔ）は検査回路３５０に
供給され、カウントが１５（アイドル構成）に等しいと
きは、回路３５０はその出力ライン４４に活動状態の信
号を生成し、カウ゛ントが７（アボート構成）に等しい
ときは、その出力ライン４６に活動状態の信号を生成す
る。

また、カウントＣ１（Ｔ）が６に等しいときは、回路３
５０はその出力ライン３５２に活動状態の信号を生成す
る。その場合、フラグライン４２を活動化すべきかどう
か、及び新しいフレーム境界の位置を設定すべきかどう
かを検査しなければならない。

１４個のＡＮＤゲート３５４−１〜３５４−１４を含む
アセンブリ３５４は、値１Ｌ及び有効なビットの数Ｖに
応答して位置Ｄ１〜Ｄ７を表わす活動状態の信号（ＯＮ
　ＤＩ〜ＯＮ　Ｄ７）をライン４８−１〜４８−７に生
成し、もしフラグが検出されれば、新しいフレームが開
始する。また、アセンブリ３５４はライン３５Ｂ−１〜
３５Ｂ−７にも、次の時間間隔Ｔ＋１で処理されるビッ
トｄｏを含む位置ＤＯで新しいフレームが開始すること
を表わす信号を生成する。

これはフラグライン１００が回路９８により活動化され
るときにも当てはまる。

ライン３５２はアセンブリ３５４にある全てのゲートに
接続され、従って、Ｃ１（Ｔ）＝６のとき、アセンブリ
３５４は全て条件付けられる。

ＡＮＤゲート３５４−１は、ライン７４−０が活動化さ
れる、即ちＬ　Ｌ　＝　Ｏのとき、且つＶが１よりも大
きいとき、その出力ライン４８−１に活動状態の信号を
供給する。これらの条件は、位置Ｄ１に含まれたビット
で新しいフレームが開始することを意味する。

ＡＮＤゲート３５４−２は、ライン７４−０が活動化さ
れる。′即ちＩ　Ｌ＝Ｏのとき、且つＶが１に等しいと
き、その出力ライン３５６−１に活動状態の信号を供給
する。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄ
Ｏに含まれるビットで新しいフレームが開始することを
意味する。

ＡＮＤゲート３５４−３は、ライン７４−１が活動化さ
れる、即ち１Ｌ＝１のとき、且つＶが２よりも大きいと
き、その出力ライン４８−２に活動状態の信号を供給す
る。これらの条件は、位置Ｄ２に含まれたビットで新し
いフレームが開始することを意味する。

ＡＮＤゲート３５４−４は、ライン７４−１が活動化さ
れる、即ち１Ｌ＝１のとき、且つＶが２に等しいとき、
その出力ライン３５６−２に活動状態の信号を供給する
。これらの条件は、次の間隔Ｔ＋１の間に、位置Ｄｏに
含まれるビットで新しいフレームが開始することを意味
する。

ＡＮＤゲート３５４−５は、ライン７４−２が活動化さ
れる。即ちＩ　Ｌ　＝　２のとき、且つＶが３よりも大
きいとき、その出力ライン４８−３に活動状態の信号を
供給する。これらの条件は、位・置Ｄ３に含まれたビッ
トで新しいフレームが開始することを意味する。

ＡＮＤゲート３５４−６は、ライン７４−２が活動化さ
れる、即ち１Ｌ＝２のとき、且つＶが３に等しいとき、
その出力ライン３５６−３に活動状態の信号を供給する
。これらの条件は、次の間隔Ｔ＋１の間に、位置ＤＯに
含まれるビットで新しいフレームが開始することを意味
する。

ＡＮＤゲート３５４−７は、ライン７４−３が活動化さ
れる、即ち１Ｌ＝３のとき、且つＶが４よりも大きいと
き、その出力ライン４８−４に活動状態の信号・を供給
する。これらの条件は、位置Ｄ４に含まれたビットで新
しいフレームが開始することを意味する。

ＡＮＤゲート３５４−８は、ライン７４−３が活動化さ
れる、即ち１Ｌ＝３のとき、且つＶが４に等しいとき、
その出力ライン３５６−４に活動状態の信号を供給する
。これらの条件は１次の間隔Ｔ＋１の間に、位ｆｉｌＤ
ｏに含まれるビットで新しいフレームが開始することを
意味する。

ＡＮＤゲート３５４−９は、ライン７４−４が活動化さ
れる、即ち］、　Ｌ　＝　４のとき、且っＶが５よりも
大きいとき、その出力ライン４８−５に活動状態の信号
を供給する。これらの条件は１位置Ｄ５に含まれたビッ
トで新しいフレームが開始することを意味する。

ＡＮＤゲート３５４−１０は、ライン７４−４が活動化
される。即ち１Ｌ＝４のとき、且つＶが５に等しいとき
、その出力ライン３５６−５に活動状態の信号を供給す
る。これらの条件は、次の間隔Ｔ＋１の間に１位置ＤＯ
に含まれるビットで新しいフレームが開始することを意
味する。

ＡＮＤゲート３５４−１１は、ライン７４−５が活動化
される。即ち１Ｌ＝５のとき、且つＶが６よりも大きい
とき、その出力ライン４８−６に活動状態の信号を供給
する。これらの条件は１位置Ｄ６に含まれたビットで新
しいフレームが開始することを意味する。

ＡＮＤゲート３５４−１２は、ライン７４−５が活動化
される。即ち１Ｌ＝５のとき、且つＶが６に等しいとき
、その出力ライン３５６−６に活動状態の信号を供給す
る。これらの条件は、次の間隔Ｔ＋１の間に１位置Ｄｏ
に含まれるビットで新しいフレームが開始することを意
味する。

ＡＮＤゲート３５４−１３は、ライン７４−６が活動化
される。即ち１Ｌ＝６のとき、且つ■が７よりも大きい
、即ちＶ＝８のとき、その出力ライン４８−７に活動状
態の信号を供給する。これらの条件は１位置Ｄ７に含ま
れたビットで新しいフレームが開始することを意味する
。

ＡＮＤゲート３５４−１４は、ライン７４−６が活動化
される、即ち１Ｌ＝６のとき、且つＶが７に等しいとき
、その出力ライン３５６−７に活動状態の信号を供給す
る。これらの条件は、次の間隔Ｔ＋１の間に１位置ＤＯ
に含まれるビットで新しいフレームが開始することを意
味する。

■が１．２．３．４．５．６よりも大きいことを表わす
信号はライン６０−Ｏ〜６０−８上の可変区切り検出回
路の出力信号から容易に得ることができる。

ライン３５６−１〜３５６−７はライン１００と共にＯ
Ｒゲート３５８Ｉこ接続される。従って、ゲート３５８
はその出力ライン３５９に活動状態の信号を生成し、次
の時間間隔で、Ｄｏに含まれたビットで新しいフレーム
が始まることを表わす、この情報はレジスタ位置１４−
１の特定のステージＦに書込まれ、ライン４８−０のＤ
ｏで新しいフレームを開始する表示として用いられる。

ライン４８−θ〜４８−７はＯＲゲート３６０に接続さ
れ、ゲート３６０の出力はフラグライン４２である。

次に第１１図を参照して並列プロセッサ１０の送信部に
ついて説明する。第１１図はユーザーｉによる操作時の
並列プロセッサを示すものとする。

スロットが提供される毎に送信される有効なビット数が
既知であるから、送信部は受信部よりも簡単である。ス
ロット毎に８個の有効なビットを送信できるものと仮定
する。従って、データアウトレジスタ３２−１の最も左
の位置は常に１にセットされ、該スロットに８個の有効
なビットを含むことを表示しなければならない。

送信されるフレームのデータ文字は、上部の層からバス
４００を介して８ビットレジスタ２８−１に受信される
。並列プロセッサの機能は５個の連続するデータ１の後
に０を挿入すること、特定の構成エフラグ。アイドル及
びアボートを送ること、並びにユーザーラインに直列に
送信することができる８個の有効なビットでレジスタ３
２−１を満たすことである。

有限状態機械４０２はライン走査手段からライン４０４
上の送信７Ｌ／−ム：Ｉ７ンドＸＭＩＴ　ＦＲＡＭＥ及
びバス４０６上のバイトカウント表示に応答し。

送信すべきフレームを構築するために必要なコマンドを
生成する。

レジスタ４０８はフラグ構成０１１１１１．１．０を含
み、レジスタ４１０はデータ文字の後で上部の層から受
取ったＦｅ２　（フレーム検査シーケンス）バイトを記
憶し、且つレジスタ４１２及び４１４は必要なときライ
ンで送られるアボート及びアイドル構成を記憶する。レ
ジスタ４０８，４１０．４１２及び４１４はバス４１８
の制御ラインによる有限状態機械４０２からの信号の制
御の下に適切な時期にバス４１６に送られる。

レジスタ２８−１の位置ＰＯ１〜Ｐ７に書込まれたデー
タ文字はバス４２１を介して０挿入ロジツク４２０に供
給され、ロジック４２０はバス４２２のライン４２２−
０〜４２２−７に０挿入信号を生成する。あとで説明す
るように、ロジック４２０はＰＯ〜Ｐ７に含まれた文字
のビット値の関数として。

且つ１のカウントのレジスタ４２４に書込まれバス４２
５を介してロジック４２０に供給される値の関数として
活動化される。レジスタ２８−１に書込まれた連続する
文字毎に、レジスタ４２４に書込まれる１のカウントは
更新ロジック回路４２６によりバス４２２及びバス４２
１上の信号の関数として更新される。

バス４２２のライン４２２−０上の活動状態の信号は、
ＰＯに含まれたビットの前にＯが挿入されることを表わ
し、バス４２２のライン４２２−７上の信号は、ＰＯ及
びＰ７に含まれたビットの間に０が挿入されることを表
わす、バス４２２は多重回路４２８に接続される１回路
４２８は、バス４２２のライン上の活動状態の信号で示
すように、０が正しい位置に挿入されたレジスタ２８−
１の内容を、１１のステージＴｏ−ＴＩＯを含むレジス
タ４３０に送る。

レジスタ４３０は、８ビツトパターンに挿入されるＯの
最大数が２に等しく、且つ当該レジスタ４３０が８．９
又は１０個の有効なビットを含むかどうかを表わす可変
区切りを含むので、１１のステージから成る。

可変区切りパターンはコーダー回路４３２により供給さ
れる挿入すべきＯの数の関数として多重回路４２８を介
してレジスタ４３０にセットされる０回路４３２は活動
状態の信号を、挿入すべき０がないときはライン４３２
−０に、挿入すべき０が１個のときはライン４３２−１
に、挿入すべきＯが２個のときはライン４３２−２に供
給する。

例えば、ライン４３２−０上の信号が活動状態であると
仮定すると、位置Ｔｏ−ＴＩＯの内容は次のようになる
： ＰＯＰＩ　　Ｐ２　　Ｐ３　　Ｐ４　　Ｐ５　　Ｐａ　
　Ｐ７　１　０　０もしライン４３２−１上の信号が活
動状態なら、且つライン４２２−５上の信号も活動状態
なら、位置Ｔｏ−ＴＩＯの内容は次のようになる：ＰＯ
ＰＩ　　Ｐ２　　Ｐ３　　Ｐ４　０　　Ｐ５　　ＰＯＰ
７　１　０多重化回路４３８、レジスタ４４０及び４４
２を含む連結回路４３６は、スロットが提供される毎に
、スロット構成がレジスタ３２−１に書込まれることを
可能にする。レジスタ４４０の左端の位置は、ユーザー
スロットにおける有効なビット数に左右される可変区切
り構成りＬにセットされる。１つのスロットで８個のビ
ットを送信できると仮定すると、レジスタ４４０は９ス
テージを含み、レジスタ４４０における左端のビットＤ
Ｌは１にセットされる。

レジスタ４４２はあふれレジスタで、スロットを提供し
ている間に送信することができず、レジスタ３０−ｉに
書込まれて次のスロットで送信される有効なビットを含
む、そして、レジスタ４４２の内容はバス４４４を介し
てレジスタ３０−１に送られる。レジスタ４３０にある
可変区切り構成はレジスタ４４２の左側に置かれるので
、゛レジスタ３０−１における有効な残余ビット数を表
わすのに用いることができる。

この有効な残余ビット数は回路４４６により検出され５
回路４４６はその出力バス４４８に多重化回路４３８を
制御する制御信号を生成し、スロットが提供される毎に
レジスタ３０−１の内容を正しい位置に移送する。

もし８個よりも多くの残余ビットが検出されれば、禁止
信号がライン４４９に生成され、上部の層からレジスタ
２８−１に新しいバイトが供給されるのを阻止する。

可変長区切り構成は文字ビットと同じ要求を満たすよう
にフラグ、Ｆｅ２及び特定の構成に付加される。

レジスタ４４０の内容はバス４４８を介してレジスタ３
２−１に供給され、ユーザーラインで送信される。

第１２図は０挿入ロジック回路４２０を示す。

回路４２０は７個のＡＮＤゲート５００〜５０６を含む
、これらのゲートはレジスタ２８−１に含まれたビット
の値、及び前の送信期間にレジスタ４２４にセットされ
た１のカウント値に応答する。

レジスタ４２４は６つの位置を有するレジスタで、各位
置には１のカウント値を記憶し、バス４２５の１本のラ
インに活動状態の信号を供給する。

ライン４２５−０上の活動状態の信号は１のカウントが
０に等しいことを表わし、ライン４２５−５上の活動状
態の信号は１のカウントが５に等しいことを表わす。

もしライン４２５−５が活動状態なら、０が位置ＰＯの
ビットの前に挿入されることになるので。

それを表わす信号ｏ−ｐｏがライン４２２−０に発生さ
れる。

ＡＮＤゲート５００の人力ラインはライン４２５−４及
び４２１−０であり、その出力ラインはＰｏ・０・Ｐ１
ライン４２２　、　ｌである。もし１のカウントが４に
等しく、且つ位置ＰＯに含まれたビットが１であるなら
、ＡＮＤゲート５００はその出力ライン４２２−１に活
動状態の信号を供給する。

これはＰＯ及びＰｌに含まれたビットの間に０が挿入さ
れる予定であることを意味する。

ＡＮＤゲート５０１の入力ラインはライン４２５−３．
４２１−０及び４２１−１であり、その出力ラインはＰ
ｌ・０・Ｐ２ライン４２２−２である。もし１のカウン
トが３に等しく、且つＰＯ及びＰｌに含まれたビットが
１であるなら、ＡＮＤゲート５０１はその出力ライン４
２２−２に活動状態の信号を供給する。これはＰｌ及び
Ｐ２に含まれたビットの間に０が挿入される予定である
ことを意味する。

ＡＮＤゲート５０２の入力ラインはライン４２５−２．
４２１−０．４２１−１及び４２１−２であり、その出
力ラインはＰ２・０・Ｐ３ライン４２２−３である。も
し１のカウントが２に等しく、且つＰＯｌＰｌ及びＰ２
に含まれたビットが１であるなら、ＡＮＤゲート５０２
はその出力ライン４２２−３に活動状態の信号を供給す
る。これはＰ２及びＰ３に含まれたビットの間にＯが挿
入される予定であることを意味する。

ＡＮＤゲート５０３の入力ラインはライン４２５−１．
４２１−０．４２１−１，４２１−２および４２１−３
であり、その出力ラインはＰ３・０・Ｐ４ライン４２２
−４である。もし１のカウントが１に等しく。

且つＰＯ，ＰＬ、Ｐ２及びＰ３に含まれたビットが１で
あるなら、ＡＮＤゲート５０３はその出力ライン４２２
−４に活動状態の信号を供給する。これはＰ３及びＰ４
に含まれたビットの間に０が挿入される予定であること
を意味する。

ＡＮＤゲート５０４の人力ラインはライン４２５−０．
ライン４２１−０．４２１−１，４２１−２．４２１−
３及び４２１−４であり、その出力ラインはＰ４・０・
Ｐ５ライン４２２−５である。もし１のカウントが０に
等しく、且つＰＯ，ＰＬ、Ｐ２．Ｐ３及びＰ４に含まれ
たビットが１であるなら、ＡＮＤゲート５０４はその出
力ライン４２２−５に活動状態の信号を供給する。これ
はＰ４及びＰ５に含まれたビットの間にＯが挿入される
予定であることを意味する。

ＡＮＤゲート５０５の入力ラインはライン４２１−〇の
信号を反転するインバータ５１０の出力ライン５０８、
ライン４２１−１．４２１−２．４２１−３゜４２１−
４及び４２１−５であるので、位置ｐｏにあるビットが
Ｏで、位１１Ｐ１．Ｐ２．Ｐ３．Ｐ４及びＰ５にあるビ
ットが１であるとき、ゲート５０５はＰ５・０・Ｐｏラ
イン４２２−６に活動状態の信号を供給する。これは０
がＰ５及びＰｏの間に挿入される予定であることを意味
する。

ＡＮＤゲート５０６の入力ラインはライン４２１−１の
信号を反転するインバータ５１４の出力ライン５１２．
ライン４２１−２，４２１−３．４２１−４゜４２１−
５及び４２１−６であるので５位置ＰＯにあるビットが
Ｏで１位置Ｐ２．Ｐ３．Ｐ４、Ｐ５及びＰｏにあるビッ
トが１であるとき、ゲート５０６はＰｏ・０・Ｐ７ライ
ン４２２−７に活動状態の信号を供給する。これは０が
Ｐ６及びＰ７の間に挿入される予定であることを意味す
る。

第１３図は更新ロジック回路４２６を示す０回路４２６
はライン４２２−７．４２２−６．４２２−５゜４２２
−４．４２２−３上の信号、及びＰ７、Ｐ６、Ｐ５、Ｐ
４．Ｐ３に含まれたビット、並びにインバータ５２０，
５２２，５２４，５２６，５２８を介して供給されたこ
れらのビットの反転された値に応答する１回路４２６は
ＡＮＤ、ＯＲ及びインバータ回路５３０，５３２，５３
４，５３６，５３８．５４０を含み、セットに信号をラ
イン４２７−〇〜４２７−５に生成する　（Ｋ　＝　０
．１．２．３．４゜５）。

Ｐ７が０のとき、セットＯ信号はインバ−タ回路５３０
により活動化される。

残りのセット１〜セット５信号が活動化されるのは、そ
れぞれ回路５３２，５３４，５３６．５３８及び５４０
の中に示されている論理条件が満足されるときである。

これらのロジック回路の詳細は第１３図に１士示さない
、なぜなら、これらの回路は、第１３図及び前に示され
ている実行しなければならないロジック機能の知識から
、当業者が容易に設計することができるからである。

コーダー４３２は第１４図に示される。コーダー４３２
は３個のＡＮＤゲート５５０．５５２及び５５４と、ラ
イン４３２−２に２つのＯが挿入されることを示す信号
を生成するＯＲゲート５５６とを含む、ライン４２２−
０及び４２２−５が活動化されると、ＡＮＤゲート５５
０はその出力ライン５５８に活動状態の信号を供給する
。ライン４２２−１及び４２２−６が活動化されると、
ＡＮＤゲート５５２はその出力ライン５６０に活動状態
の信号を供給する。ライン４２２−２及び４２２−７が
活動化されると、ＡＮＤゲート５５４はその出力ライン
５６２に活動状態の信号を供給する。出力ライン５５８
．５６０及び５６２はＯＲゲート５５６の入力に接続さ
れる。

ライン４２２−０〜４２２−７はＯＲゲート５６４に接
続されているので、前、記ラインの少なくとも１つが活
動化されると、ゲート５６４はその出力ライン５６６に
活動状態の信号を供給する。ライン５５８．５・６０・
及び５６２はインバータ５６８゜５７０及び５７２に接
続され、これらのインバータの出力ラインはライン５６
６と共にＡＮＤゲート５７４に接続されている。従って
、ライン４２２−〇〜４２２−７のうちの１本だけが活
動化されると、ゲート５７４はその出力ライン４３２−
１に活動状態の信号を供給する。これは１個の０が挿入
されることを示す。

ライン４２２−０〜４２２−７はＮＯＲゲート５７６に
接続されている。ライン４２２−０〜４２２−７がどれ
も活動化されないときは、ゲート５７６はその出力ライ
ン４３２−０に活動状態の信号を供給する。これは０挿
入がないことを示す。

これらのライン４３２−０．４３２−１及び４３２−２
はライン４２２−０〜４２２−７と共に多重回路４２８
に供給され、適切な区切り構成によりレジスタ２８−１
の内容のレジスタ４３０への移送を制御する。

以上が、８ビツトに等しい最大数が並列に処理されるも
のと仮定した本発明の詳細な説明である。

もっと大きいビット数に処理能力を拡張することは当業
者には容易である。ビット数を増やすと、認識すべき特
定パターンの数も増えるかも知れないが、その処理は５
回路９８の能力を拡張することにより、又は１つのスロ
ットに受信されたビットを並列処理可能な部分に分割す
ることにより可能である。

更に、可変区切りパターン検出回路の代りにレジスタ：
１２−１．１４−１，１１２，４３０における有効なビ
ット数を表示する任意の計数手段を用いることもできる
。しかしながら、前記回路は実現するのが容易であり他
の従来の回路に比しかなりの利点が提供される。

Ｆ１発明の効果 本発明は、直列に送受信されるビットストリームをｉ−
ビットずつ処理することによって、高速の通信制御を可
能にする。

【図面の簡単な説明】

第１図は本発明に従って文字サービス機能装置を実現す
ることができる通信制御装置のブロック図、 第２図は文字サービス機能装置８のブロック図、第３図
は文字サービス機能装置８の受信部を示す図。 第４図は第３図の回路４０の詳細を示す図。 第５図は第３図の連結ロジック回路５４の詳細を示す図
、 第６図は第４図の回路６０として用いることができる変
数区切り検出回路を示す図。 第７図は数１Ｌを計算するための回路７０（第４図）と
して用いられるロジック回路を示す図、第８図は数Ｃ１
（Ｔ）を計算するロジック回路８２（第４図）の詳細を
示す図、 第９図は第４図の回路９４−１及び特定パターン検出回
路９８の詳細を示す図。 第１０図は第４図の回路９４の部分９４−２の詳細を示
す図。 第１１図は文字サービス機能装置８の送信部を示す図、 第１２図は第１１図の０挿入ロジック回路４２０の詳細
を示す図。 第１３図は第１１図の更新ロジック回路４２６を示す図
。 第１４図は第１１図のコーダー４３２の詳細を示す図で
ある。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） 二−サー隻 ニーすユＬ 第６ 品 第１２回 笠；

Claims (2)

【特許請求の範囲】
1. （１）第１の値を有するｆ個のビットを含むフラグによ
   ってフレームが区切られ、各フレームの情報ビットブロ
   ックで前記第１の値を有するビットがｆ−１個続いた時
   はその次に第２の値を有するビットが挿入されるように
   なっている通信システムにおいて、 入力ビットストリームを直列に受信して、時間間隔Ｔに
   おいて並列に処理されるｎ個の連続するビットを取出し
   、 前記ｎ個のビットにおいて最も早く受信したビットから
   前記第１の値を有するビットの連続する数１Ｌ、及び最
   後に受信したビットから前記第１の値を有するビットの
   連続する数１Ｒを調べ、前記ビットストリームにおいて
   前記第１の値を有する連続するビットの数Ｃ１（Ｔ）を
   Ｃ１（Ｔ）＝１Ｌ＋Ｃ（Ｔ−１）に設定すると共に、も
   しｎ＞１ＬであればＣ（Ｔ）＝１Ｒに設定し、もしｎ＝
   １Ｌ＝１ＲであればＣ（Ｔ）＝Ｃ１（Ｔ）に設定し（Ｃ
   （Ｔ）は次の時間間隔Ｔ＋１においてＣ１（Ｔ＋１）を
   得るために１Ｌに加算される値を表わし、Ｃ（Ｔ−１）
   は前の時間間隔Ｔ−１で得られた値を表わす）。 ｎがｆよりも大きい場合には、前記の第１の値を有する
   ｆ個又はｆ−１個の連続するビットを含む特定のパター
   ンが存在しているかどうかを調べ、Ｃ１（Ｔ）及び１Ｌ
   の値、並びにもし検出された場合には前記特定のパター
   ンに基いて、削除すべき前記第２の値を有するビットを
   決定し、削除処理後に所定のビット数Ｎ（Ｎ≧ｎ）の文
   字を組立てる、 ことを特徴とするビットストリームの並列処理方法。
2. （２）第１の値を有するｆ個のビットを含むフラグによ
   ってフレームが区切られ、各フレームの情報ビットブロ
   ックで前記第１の値を有するビットがｆ−１個続いた時
   はその次に第２の値を有するビットが挿入されるように
   なっている通信システムにおいて、 各時間間隔ＴでＮビット文字における前記第１の値を有
   するビットの続き具合を調べ、必要に応じて前記第２の
   値を有するビットを挿入し、各時面間隔Ｔで所定数のビ
   ットを送信し、 各時間間隔Ｔで送信すべきビットの数が前記所定数を越
   えた場合には、余りのビットを保持しておいて、次の時
   間間隔Ｔ＋１で処理される文字からのビットと共に次の
   時間間隔Ｔ＋１で送信する、ことを特徴とするビットス
   トリームの並列処理方法。