JP2002084336A - データ伝送制御方法及びデータ伝送システム - Google Patents
データ伝送制御方法及びデータ伝送システムInfo
- Publication number
- JP2002084336A JP2002084336A JP2000273009A JP2000273009A JP2002084336A JP 2002084336 A JP2002084336 A JP 2002084336A JP 2000273009 A JP2000273009 A JP 2000273009A JP 2000273009 A JP2000273009 A JP 2000273009A JP 2002084336 A JP2002084336 A JP 2002084336A
- Authority
- JP
- Japan
- Prior art keywords
- data
- frame
- bit
- transmission
- hdlc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 ＨＤＬＣの伝送制御手順を、パソコン等の調
歩同期式データ伝送端末を利用した伝送制御システムに
おいても利用可能とする。 【解決手段】 伝送フォーマットとして、ハイレベルデ
ータリンク制御手順（ＨＤＬＣ）による８ビットの倍数
のフレーム長を有するフレームフォーマットを用いたデ
ータ伝送方法であって、フレーム内のフラグ間に挟まれ
るフィールドに、”１”が５個以上連続するビットパタ
ーンが発生した場合、その次には”０”を８個挿入する
ことにより、フレーム長伸張を８ビット単位に行う。
歩同期式データ伝送端末を利用した伝送制御システムに
おいても利用可能とする。 【解決手段】 伝送フォーマットとして、ハイレベルデ
ータリンク制御手順（ＨＤＬＣ）による８ビットの倍数
のフレーム長を有するフレームフォーマットを用いたデ
ータ伝送方法であって、フレーム内のフラグ間に挟まれ
るフィールドに、”１”が５個以上連続するビットパタ
ーンが発生した場合、その次には”０”を８個挿入する
ことにより、フレーム長伸張を８ビット単位に行う。
Description
【０００１】
【発明の属する技術分野】この発明は、データ伝送制御
技術、特に調歩同期伝送制御装置を用いた伝送機能にお
いて任意のビットパターンデータを直接送受信する伝送
制御方法に関するものである。
技術、特に調歩同期伝送制御装置を用いた伝送機能にお
いて任意のビットパターンデータを直接送受信する伝送
制御方法に関するものである。
【０００２】
【従来の技術】近年、パソコンの高性能化・低価格化が
著しく、急速に社会に普及している。パソコンには、殆
どの機種においてＲＳ−２３２−Ｃ規格準拠の通信ポー
トが標準装備されているが、それらの殆どは調歩同期式
通信専用である。このため、安価で高機能なデータ伝送
端末を製作するのにこれらは都合が良いが、伝送手順は
調歩同期式（非同期式）でなくてはならない。なお、Ｒ
Ｓ−２３２−Ｃは、ＥＩＡ（Electronic Industries As
sociation）がデータ回線終端装置とデータ端末装置と
を接続するインターフェースとして規格化したもので、
ＩＴＵ−Ｔ勧告V.24 V.28及び、JIS-C-6361とも機能的
互換性を有する。
著しく、急速に社会に普及している。パソコンには、殆
どの機種においてＲＳ−２３２−Ｃ規格準拠の通信ポー
トが標準装備されているが、それらの殆どは調歩同期式
通信専用である。このため、安価で高機能なデータ伝送
端末を製作するのにこれらは都合が良いが、伝送手順は
調歩同期式（非同期式）でなくてはならない。なお、Ｒ
Ｓ−２３２−Ｃは、ＥＩＡ（Electronic Industries As
sociation）がデータ回線終端装置とデータ端末装置と
を接続するインターフェースとして規格化したもので、
ＩＴＵ−Ｔ勧告V.24 V.28及び、JIS-C-6361とも機能的
互換性を有する。
【０００３】一方、コンピュータネットワークにおい
て、高速伝送に適しかつ信頼性の高い伝送制御方式とし
てハイレベルデータリンク制御手順（ＨＤＬＣ：High l
evel Data Link Control procedure）が存在する。この
ＨＤＬＣは高速伝送に適し信頼性の高い伝送制御方式で
あるが、送受信装置間の同期制御はフレーム同期式であ
る。パソコンに代表される調歩同期式データ端末装置を
用いたデータ通信において、ＨＤＬＣの特長を利用する
には同期制御方式を調歩同期式に置き換えることが必要
であるが、その際、調歩同期式ではＨＤＬＣのゼロ挿入
／ゼロ除去シーケンスに対応出来ない問題が生ずる。
て、高速伝送に適しかつ信頼性の高い伝送制御方式とし
てハイレベルデータリンク制御手順（ＨＤＬＣ：High l
evel Data Link Control procedure）が存在する。この
ＨＤＬＣは高速伝送に適し信頼性の高い伝送制御方式で
あるが、送受信装置間の同期制御はフレーム同期式であ
る。パソコンに代表される調歩同期式データ端末装置を
用いたデータ通信において、ＨＤＬＣの特長を利用する
には同期制御方式を調歩同期式に置き換えることが必要
であるが、その際、調歩同期式ではＨＤＬＣのゼロ挿入
／ゼロ除去シーケンスに対応出来ない問題が生ずる。
【０００４】
【発明が解決しようとする課題】この発明は、上記のよ
うな問題を鑑みて、ＨＤＬＣの伝送制御手順を、広く安
価に入手可能なパソコン等の調歩同期式データ伝送端末
を利用した伝送制御システムにおいても利用可能とする
ことを目的とする。
うな問題を鑑みて、ＨＤＬＣの伝送制御手順を、広く安
価に入手可能なパソコン等の調歩同期式データ伝送端末
を利用した伝送制御システムにおいても利用可能とする
ことを目的とする。
【０００５】そして、安価に高伝送効率、高信頼性を有
する伝送制御システムを製作可能とすることを目的とす
る。
する伝送制御システムを製作可能とすることを目的とす
る。
【０００６】
【課題を解決するための手段】請求項１の発明は、伝送
フォーマットとして、ハイレベルデータリンク制御手順
（ＨＤＬＣ）によるＫビットの倍数のフレーム長を有す
るフレームフォーマットを用いたデータ伝送方法であっ
て、上記フレーム内のフラグ間に挟まれるフィールド
に、フラグパターンと同一のビットパターンが発生した
場合、その次に所定のＫビットデータを挿入して、フレ
ーム長伸張をＫビット単位で行うことを特徴とする。
フォーマットとして、ハイレベルデータリンク制御手順
（ＨＤＬＣ）によるＫビットの倍数のフレーム長を有す
るフレームフォーマットを用いたデータ伝送方法であっ
て、上記フレーム内のフラグ間に挟まれるフィールド
に、フラグパターンと同一のビットパターンが発生した
場合、その次に所定のＫビットデータを挿入して、フレ
ーム長伸張をＫビット単位で行うことを特徴とする。
【０００７】請求項２の発明は、伝送フォーマットとし
て、ハイレベルデータリンク制御手順（ＨＤＬＣ）によ
る８ビットの倍数のフレーム長を有するフレームフォー
マットを用いたデータ伝送方法であって、上記フレーム
内のフラグ間に挟まれるフィールドに、”１”が５個以
上連続するビットパターンが発生した場合、その次に
は”０”を８個挿入することにより、フレーム長伸張を
８ビット単位に行うことを特徴とする。
て、ハイレベルデータリンク制御手順（ＨＤＬＣ）によ
る８ビットの倍数のフレーム長を有するフレームフォー
マットを用いたデータ伝送方法であって、上記フレーム
内のフラグ間に挟まれるフィールドに、”１”が５個以
上連続するビットパターンが発生した場合、その次に
は”０”を８個挿入することにより、フレーム長伸張を
８ビット単位に行うことを特徴とする。
【０００８】請求項３の発明は、伝送フォーマットとし
て、ハイレベルデータリンク制御手順（ＨＤＬＣ）によ
るＫビットの倍数のフレーム長を有するフレームフォー
マットを用いたデータ伝送システムであって、上記フレ
ーム内のフラグ間に挟まれるフィールドに、フラグパタ
ーンと同一のビットパターンが発生した場合、データ送
信端末はその次に所定のＫビットデータを挿入して、フ
レーム長伸張をＫビット単位で行なって送信し、データ
受信端末は、上記所定Ｋビットデータを削除して受信す
ることを特徴とする。
て、ハイレベルデータリンク制御手順（ＨＤＬＣ）によ
るＫビットの倍数のフレーム長を有するフレームフォー
マットを用いたデータ伝送システムであって、上記フレ
ーム内のフラグ間に挟まれるフィールドに、フラグパタ
ーンと同一のビットパターンが発生した場合、データ送
信端末はその次に所定のＫビットデータを挿入して、フ
レーム長伸張をＫビット単位で行なって送信し、データ
受信端末は、上記所定Ｋビットデータを削除して受信す
ることを特徴とする。
【０００９】請求項４の発明は、請求項３の発明におい
て、データ送信端末又はデータ受信端末として、調歩同
期方式の端末を使用し、任意のビットパターンデータを
直接送受信可能とすることを特徴とする。
て、データ送信端末又はデータ受信端末として、調歩同
期方式の端末を使用し、任意のビットパターンデータを
直接送受信可能とすることを特徴とする。
【００１０】
【発明の実施の形態】実施の形態１． （ＨＤＬＣによる制御）まず、ハイレベルデータリンク
制御手順（以下、ＨＤＬＣと称する）は、全二重通信方
式、連続転送、複数相手との同時通信等の機能を有し、
下記に示すように高速データ伝送のための伝送制御手順
としてＩＳＯで標準化され、日本ではＩＳＯに準拠した
ＪＩＳ標準が制定されている。 ・ISO 3309-1984 Information processing systems-Dat
a communication-High level data link control proce
dures-Frame structure ・ISO 4335-1984 Data communication-High level data
link controlprocedures-Consolidation of elements
of procedures ・ISO 7809-1984 Information processing systems-Dat
a communication-High level data link control proce
dures-Consolidation of classesof procedures ・JIS C 6363-1978 ハイレベルデータリンク制御手順の
フレーム構成 ・JIS C 6364-1978 ハイレベルデータリンク制御手順要
素 ・JIS C 6365-1978 ハイレベルデータリンク制御手順の
手順クラス
制御手順（以下、ＨＤＬＣと称する）は、全二重通信方
式、連続転送、複数相手との同時通信等の機能を有し、
下記に示すように高速データ伝送のための伝送制御手順
としてＩＳＯで標準化され、日本ではＩＳＯに準拠した
ＪＩＳ標準が制定されている。 ・ISO 3309-1984 Information processing systems-Dat
a communication-High level data link control proce
dures-Frame structure ・ISO 4335-1984 Data communication-High level data
link controlprocedures-Consolidation of elements
of procedures ・ISO 7809-1984 Information processing systems-Dat
a communication-High level data link control proce
dures-Consolidation of classesof procedures ・JIS C 6363-1978 ハイレベルデータリンク制御手順の
フレーム構成 ・JIS C 6364-1978 ハイレベルデータリンク制御手順要
素 ・JIS C 6365-1978 ハイレベルデータリンク制御手順の
手順クラス
【００１１】ＨＤＬＣでは全ての情報を同一フレームフ
ォーマットで伝送を行うもので、フラグ検出によりフレ
ーム開始／終了の識別を行なうフレーム同期式にて送受
信装置間の同期制御を行なう。
ォーマットで伝送を行うもので、フラグ検出によりフレ
ーム開始／終了の識別を行なうフレーム同期式にて送受
信装置間の同期制御を行なう。
【００１２】図１はＨＤＬＣのフレーム構成図である。
図において、ＨＤＬＣのフレーム構成は、フレームの最
初と最後に配置されるフラグ（１）と呼ばれるビット列
と、フラグ（１）間に挟まれた、８×ｎビット長の情報
フィールド（２）（以降、Ｉフィールドと称す）並びに
１６ビット長のフレームチェックシーケンス（３）（以
降、ＦＣＳと称す）から構成される。
図において、ＨＤＬＣのフレーム構成は、フレームの最
初と最後に配置されるフラグ（１）と呼ばれるビット列
と、フラグ（１）間に挟まれた、８×ｎビット長の情報
フィールド（２）（以降、Ｉフィールドと称す）並びに
１６ビット長のフレームチェックシーケンス（３）（以
降、ＦＣＳと称す）から構成される。
【００１３】フラグ（１）は８ビット長の固定ビットパ
ターン”０１１１１１１０”であり、ＨＤＬＣでは送受
信装置間のフレーム同期をフラグ検出により行うため、
フラグ（１）と他のビット列とを明確に区別する必要が
ある。つまり、フラグ（１）と同一のビットパターン
が、｛Ｉフィールド＋ＦＣＳ｝の構成中に現れた場合、
受信側でフレームの開始（もしくは終結）を誤検出する
ことになる。
ターン”０１１１１１１０”であり、ＨＤＬＣでは送受
信装置間のフレーム同期をフラグ検出により行うため、
フラグ（１）と他のビット列とを明確に区別する必要が
ある。つまり、フラグ（１）と同一のビットパターン
が、｛Ｉフィールド＋ＦＣＳ｝の構成中に現れた場合、
受信側でフレームの開始（もしくは終結）を誤検出する
ことになる。
【００１４】ＨＤＬＣではこれを防止するため、ゼロ挿
入／ゼロ除去シーケンスを用い、任意のビットパタ−ン
を直接送受信可能としている。ここで、ゼロ挿入／ゼロ
除去シーケンスとは、送信側にて｛Ｉフィールド＋ＦＣ
Ｓ｝の構成中に”１”が連続して５個以上生じたとき、
５個目の”１”の次に”０”を挿入し、一方受信側では
この挿入した”０”を除去することで、オリジナルのビ
ットパターンを復元する操作である。図２にゼロ挿入／
ゼロ除去シーケンスの模式図を示す。図２は、｛Ｉフィ
ールド＋ＦＣＳ｝の構成内のビットパターン”０１１１
１１１１”を伝送する例を表わしている。
入／ゼロ除去シーケンスを用い、任意のビットパタ−ン
を直接送受信可能としている。ここで、ゼロ挿入／ゼロ
除去シーケンスとは、送信側にて｛Ｉフィールド＋ＦＣ
Ｓ｝の構成中に”１”が連続して５個以上生じたとき、
５個目の”１”の次に”０”を挿入し、一方受信側では
この挿入した”０”を除去することで、オリジナルのビ
ットパターンを復元する操作である。図２にゼロ挿入／
ゼロ除去シーケンスの模式図を示す。図２は、｛Ｉフィ
ールド＋ＦＣＳ｝の構成内のビットパターン”０１１１
１１１１”を伝送する例を表わしている。
【００１５】（調歩同期方式による制御）次に、調歩同
期方式による同期制御例について図３に基づいて説明す
る。調歩同期方式は、データビット列（５）の前後にス
タートビット（６）（ＳＴと称す）とストップビット
（７）（ＳＰと称す）を付加し、受信側装置ではＳＴの
変化点を捕らえ、Ｔ／２（ここで、Ｔ：ビットサンプリ
ング周期）の後、受信信号より、予め定められたデータ
ビット数（以降、データビット数をｋとする）をＴ間隔
でサンプルする。図３の例では、伝送設定としてスター
トビット（ＳＴ）＝１ｂｉｔ、ストップビット（ＳＰ）
＝１ｂｉｔ、データビット長（ｋ）＝８ｂｉｔ、パリテ
ィ（Ｐ）＝無しの場合であり、ビットパターン”０１１
１１１１１”を伝送する例を表わしている。
期方式による同期制御例について図３に基づいて説明す
る。調歩同期方式は、データビット列（５）の前後にス
タートビット（６）（ＳＴと称す）とストップビット
（７）（ＳＰと称す）を付加し、受信側装置ではＳＴの
変化点を捕らえ、Ｔ／２（ここで、Ｔ：ビットサンプリ
ング周期）の後、受信信号より、予め定められたデータ
ビット数（以降、データビット数をｋとする）をＴ間隔
でサンプルする。図３の例では、伝送設定としてスター
トビット（ＳＴ）＝１ｂｉｔ、ストップビット（ＳＰ）
＝１ｂｉｔ、データビット長（ｋ）＝８ｂｉｔ、パリテ
ィ（Ｐ）＝無しの場合であり、ビットパターン”０１１
１１１１１”を伝送する例を表わしている。
【００１６】すなわち、この調歩同期方式ではスタート
ビット（ＳＴ）とストップビット（ＳＰ）に挟まれるデ
ータビット長（ｋ）は一定長とし、送受信フレーム長は
ｋの倍数でなくてはならない。ところが、上述のＨＤＬ
Ｃのゼロ挿入／ゼロ除去シーケンスの操作は、伝送ビッ
トパターンの内容次第でビット単位に”０”挿入を行う
もので、例えばゼロ挿入前送受信フレーム長をＬ、ゼロ
挿入後送受信フレーム長をＬ’としたとき、Ｌがｋの倍
数であってもＬ’がｋの倍数となるかどうかは不定であ
る。そのため、調歩同期方式ではＨＤＬＣのフレームフ
ォーマットを用いて、任意のビットパターンの伝送を行
うことは出来ない。
ビット（ＳＴ）とストップビット（ＳＰ）に挟まれるデ
ータビット長（ｋ）は一定長とし、送受信フレーム長は
ｋの倍数でなくてはならない。ところが、上述のＨＤＬ
Ｃのゼロ挿入／ゼロ除去シーケンスの操作は、伝送ビッ
トパターンの内容次第でビット単位に”０”挿入を行う
もので、例えばゼロ挿入前送受信フレーム長をＬ、ゼロ
挿入後送受信フレーム長をＬ’としたとき、Ｌがｋの倍
数であってもＬ’がｋの倍数となるかどうかは不定であ
る。そのため、調歩同期方式ではＨＤＬＣのフレームフ
ォーマットを用いて、任意のビットパターンの伝送を行
うことは出来ない。
【００１７】（実施の形態１の制御手順）そこで、実施
の形態１では、同期制御方式を調歩同期式とし、データ
ビット長（Ｋ）＝８に設定する。Ｋ＝８とするのは、Ｈ
ＤＬＣフレームの各フィールド長は８ビットまたはｎ×
８ビットと規定されているため、送受信フレーム長
（Ｌ）をＫの倍数とすることが容易となるからであり、
またアプリケーション側における各フィールドのデータ
加工が容易となるからである。
の形態１では、同期制御方式を調歩同期式とし、データ
ビット長（Ｋ）＝８に設定する。Ｋ＝８とするのは、Ｈ
ＤＬＣフレームの各フィールド長は８ビットまたはｎ×
８ビットと規定されているため、送受信フレーム長
（Ｌ）をＫの倍数とすることが容易となるからであり、
またアプリケーション側における各フィールドのデータ
加工が容易となるからである。
【００１８】ＨＤＬＣのゼロ挿入／ゼロ除去シーケンス
は、上述したように「送信側にて｛Ｉフィールド＋ＦＣ
Ｓ｝の構成中に”１”が連続して５個以上生じたとき５
個目の”１”の次に”０”を１点挿入するもの」である
が、本実施の形態の伝送制御方式は、「送信側にて｛Ｉ
フィールド＋ＦＣＳ｝の構成中に”１”が連続して５個
以上生じたとき５個目の”１”の次に”０”を８点連続
挿入すること」とし、この操作を"ゼロ８ビット挿入／
除去シーケンス"とする。
は、上述したように「送信側にて｛Ｉフィールド＋ＦＣ
Ｓ｝の構成中に”１”が連続して５個以上生じたとき５
個目の”１”の次に”０”を１点挿入するもの」である
が、本実施の形態の伝送制御方式は、「送信側にて｛Ｉ
フィールド＋ＦＣＳ｝の構成中に”１”が連続して５個
以上生じたとき５個目の”１”の次に”０”を８点連続
挿入すること」とし、この操作を"ゼロ８ビット挿入／
除去シーケンス"とする。
【００１９】図４は実施の形態１によるゼロ８ビット挿
入シーケンスを例示した図である。図４において、送受
信フレーム（１０）のＩフィールドに”１”が連続して
５個生じたとき５個目の”１”の次に”０”を８個連続
挿入する。この場合、ゼロ８ビット挿入前の送受信フレ
ーム（１０）のフレーム長（Ｌ）＝２×Ｆ＋Ｉ＋ＦＣＳ
であるから、Ｌはｋ（８）の倍数であり、｛Ｉフィール
ド＋ＦＣＳ｝内のビットパターンにより、ゼロ８ビット
挿入回数が幾回生じたとしても、送受信フレーム（１
１）のフレーム長（Ｌ’）はＬ’＝Ｌ＋Ｎ×８（Ｎ：ゼ
ロ８ビット挿入回数）となり、ゼロ８ビット挿入後のフ
レーム長は確実にｋの倍数となる。
入シーケンスを例示した図である。図４において、送受
信フレーム（１０）のＩフィールドに”１”が連続して
５個生じたとき５個目の”１”の次に”０”を８個連続
挿入する。この場合、ゼロ８ビット挿入前の送受信フレ
ーム（１０）のフレーム長（Ｌ）＝２×Ｆ＋Ｉ＋ＦＣＳ
であるから、Ｌはｋ（８）の倍数であり、｛Ｉフィール
ド＋ＦＣＳ｝内のビットパターンにより、ゼロ８ビット
挿入回数が幾回生じたとしても、送受信フレーム（１
１）のフレーム長（Ｌ’）はＬ’＝Ｌ＋Ｎ×８（Ｎ：ゼ
ロ８ビット挿入回数）となり、ゼロ８ビット挿入後のフ
レーム長は確実にｋの倍数となる。
【００２０】以上より、ゼロ８ビット挿入後のフレーム
長（Ｌ’）及びフレーム内各フィールド長はｋの倍数で
あるから、フラグビットパターン”０１１１１１１０”
を１６進コード”７Ｅ”、８ビット＝１バイトと表現を
替えれば、ゼロ８ビット挿入後の送受信フレームは、ｎ
バイトのフレーム長を有する”７Ｅ”コードから始ま
り”７Ｅ”コードにより終結するフレームとみなすこと
が出来る。調歩同期式データ伝送端末において、このよ
うに各フィールドがバイト単位で区切られ、固定コード
で終結するフレームフォーマットは、受信時のフレーム
開始・終了の識別が容易であり、これは本実施の形態の
特徴である。
長（Ｌ’）及びフレーム内各フィールド長はｋの倍数で
あるから、フラグビットパターン”０１１１１１１０”
を１６進コード”７Ｅ”、８ビット＝１バイトと表現を
替えれば、ゼロ８ビット挿入後の送受信フレームは、ｎ
バイトのフレーム長を有する”７Ｅ”コードから始ま
り”７Ｅ”コードにより終結するフレームとみなすこと
が出来る。調歩同期式データ伝送端末において、このよ
うに各フィールドがバイト単位で区切られ、固定コード
で終結するフレームフォーマットは、受信時のフレーム
開始・終了の識別が容易であり、これは本実施の形態の
特徴である。
【００２１】図５に実施の形態の伝送制御手順を利用し
た伝送制御システム構成の一例を示す。このシステム構
成例では、調歩同期式データ伝送端末であるパソコン１
５を、伝送路であるＮＴＴ専用回線１８に、調歩同期式
モデム１６を介して接続している。パソコン１５と調歩
同期式モデム１６間のインターフェースは、ＲＳ−２３
２−Ｃ１７である。これらのパソコン１５、調歩同期式
モデム１６、ＲＳ−２３２−Ｃ１７に挙げるハードウェ
アはいずれも広く安価に入手可能なものであるが、本実
施の形態の伝送制御手順を適用することによりＨＤＬＣ
の特長である高伝送効率、高信頼性を得ることができ
る。また、本実施の形態の伝送制御手順はこのハードウ
ェア構成に限らず調歩同期式データ伝送システムに広く
利用できる。
た伝送制御システム構成の一例を示す。このシステム構
成例では、調歩同期式データ伝送端末であるパソコン１
５を、伝送路であるＮＴＴ専用回線１８に、調歩同期式
モデム１６を介して接続している。パソコン１５と調歩
同期式モデム１６間のインターフェースは、ＲＳ−２３
２−Ｃ１７である。これらのパソコン１５、調歩同期式
モデム１６、ＲＳ−２３２−Ｃ１７に挙げるハードウェ
アはいずれも広く安価に入手可能なものであるが、本実
施の形態の伝送制御手順を適用することによりＨＤＬＣ
の特長である高伝送効率、高信頼性を得ることができ
る。また、本実施の形態の伝送制御手順はこのハードウ
ェア構成に限らず調歩同期式データ伝送システムに広く
利用できる。
【００２２】
【発明の効果】以上のように、この発明によれば、ＨＤ
ＬＣのフレームフォーマットのゼロ挿入／除去シーケン
スと同様にフラグを他のフィールドと明確に区別するよ
うにし、かつ送受信フレーム長＝ｋの倍数を維持するよ
うにしたので、調歩同期式のデータ伝送端末において、
ＨＤＬＣの長所を利用できるデータ伝送を実現すること
が可能となる。
ＬＣのフレームフォーマットのゼロ挿入／除去シーケン
スと同様にフラグを他のフィールドと明確に区別するよ
うにし、かつ送受信フレーム長＝ｋの倍数を維持するよ
うにしたので、調歩同期式のデータ伝送端末において、
ＨＤＬＣの長所を利用できるデータ伝送を実現すること
が可能となる。
【００２３】すなわち、ＨＤＬＣの伝送制御手順を、広
く安価に入手可能な調歩同期式データ伝送端末を利用し
た伝送制御システムで利用することができ、安価に高伝
送効率、高信頼性を有する伝送制御システムを製作可能
とする。
く安価に入手可能な調歩同期式データ伝送端末を利用し
た伝送制御システムで利用することができ、安価に高伝
送効率、高信頼性を有する伝送制御システムを製作可能
とする。
【図１】 ＨＤＬＣ(High level Data Link Control pr
ocedure)で用いる伝送フレーム構成図である。
ocedure)で用いる伝送フレーム構成図である。
【図２】 ＨＤＬＣの「ゼロ挿入／ゼロ除去シーケン
ス」の概要を示す模式図である。
ス」の概要を示す模式図である。
【図３】 調歩同期方式伝送による同期制御例を示すデ
ータ抽出処理図である。
ータ抽出処理図である。
【図４】 実施の形態１によるゼロ８ビット挿入シーケ
ンスを例示した図である。
ンスを例示した図である。
【図５】 実施の形態１の伝送制御手順を利用した伝送
制御システムを示す構成図である。
制御システムを示す構成図である。
（１） フラグ、（２） 情報フィールド、（３） フ
レームチェックシーケンス、（４） データビット、
（６） スタートビット、（７） ストップビット、
（８） ビットサンプリング周期、（１０） ゼロ８ビ
ット挿入前フレーム、（１１） ゼロ８ビット挿入後フ
レーム、１５ パソコン、１６ 調歩同期式モデム、１
７ 調歩同期式ＲＳ−２３２−Ｃ、１８ ＮＴＴ専用回
線。
レームチェックシーケンス、（４） データビット、
（６） スタートビット、（７） ストップビット、
（８） ビットサンプリング周期、（１０） ゼロ８ビ
ット挿入前フレーム、（１１） ゼロ８ビット挿入後フ
レーム、１５ パソコン、１６ 調歩同期式モデム、１
７ 調歩同期式ＲＳ−２３２−Ｃ、１８ ＮＴＴ専用回
線。
Claims (4)
- 【請求項１】 伝送フォーマットとして、ハイレベルデ
ータリンク制御手順（ＨＤＬＣ）によるＫビットの倍数
のフレーム長を有するフレームフォーマットを用いたデ
ータ伝送方法であって、 上記フレーム内のフラグ間に挟まれるフィールドに、フ
ラグパターンと同一のビットパターンが発生した場合、
その次に所定のＫビットデータを挿入して、フレーム長
伸張をＫビット単位で行うことを特徴とするデータ伝送
制御方法。 - 【請求項２】 伝送フォーマットとして、ハイレベルデ
ータリンク制御手順（ＨＤＬＣ）による８ビットの倍数
のフレーム長を有するフレームフォーマットを用いたデ
ータ伝送方法であって、 上記フレーム内のフラグ間に挟まれるフィールドに、”
１”が５個以上連続するビットパターンが発生した場
合、その次には”０”を８個挿入することにより、フレ
ーム長伸張を８ビット単位に行うことを特徴とするデー
タ伝送制御方法。 - 【請求項３】 伝送フォーマットとして、ハイレベルデ
ータリンク制御手順（ＨＤＬＣ）によるＫビットの倍数
のフレーム長を有するフレームフォーマットを用いたデ
ータ伝送システムであって、 上記フレーム内のフラグ間に挟まれるフィールドに、フ
ラグパターンと同一のビットパターンが発生した場合、
データ送信端末はその次に所定のＫビットデータを挿入
して、フレーム長伸張をＫビット単位で行なって送信
し、データ受信端末は、上記所定Ｋビットデータを削除
して受信することを特徴とするデータ伝送システム。 - 【請求項４】 上記データ送信端末又は上記データ受信
端末として、調歩同期方式の端末を使用し、任意のビッ
トパターンデータを直接送受信可能とすることを特徴と
する請求項３に記載のデータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000273009A JP3652591B2 (ja) | 2000-09-08 | 2000-09-08 | データ伝送制御方法及びデータ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000273009A JP3652591B2 (ja) | 2000-09-08 | 2000-09-08 | データ伝送制御方法及びデータ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002084336A true JP2002084336A (ja) | 2002-03-22 |
| JP3652591B2 JP3652591B2 (ja) | 2005-05-25 |
Family
ID=18759030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000273009A Expired - Fee Related JP3652591B2 (ja) | 2000-09-08 | 2000-09-08 | データ伝送制御方法及びデータ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3652591B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007216701A (ja) * | 2006-02-14 | 2007-08-30 | Kyosan Electric Mfg Co Ltd | トランスポンダ装置及び伝送情報量拡張方法 |
-
2000
- 2000-09-08 JP JP2000273009A patent/JP3652591B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007216701A (ja) * | 2006-02-14 | 2007-08-30 | Kyosan Electric Mfg Co Ltd | トランスポンダ装置及び伝送情報量拡張方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3652591B2 (ja) | 2005-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100333260B1 (ko) | 터미널에뮬레이터데이터스트림차분시스템 | |
| US6526446B1 (en) | Hardware only transmission control protocol segmentation for a high performance network interface card | |
| US5128945A (en) | Packet framing using cyclic redundancy checking | |
| US5663721A (en) | Method and apparatus using code values and length fields for compressing computer data | |
| EP1500278A2 (en) | Method and system for preventing start code emulation at non-byte aligned and/or bit-shifted locations | |
| JPH0673940U (ja) | データ受信器 | |
| CN111698271B (zh) | 一种hdlc协议ip核 | |
| EP1349325A1 (en) | Auto detection of SGMII and GBIC modes | |
| KR920008450B1 (ko) | 동기 및 비동기 데이타 전송을 검출하기 위한 장치 및 방법 | |
| US9075922B2 (en) | Apparatus and method for decoding data transmissions | |
| EP1176753A2 (en) | Method and system for sychronizing serial data | |
| JPH09510559A (ja) | ハッシュ数を用いたファイル転送方法および装置 | |
| JPH0234067A (ja) | Ｎビット文字ストリーム送出方法 | |
| JP2002084336A (ja) | データ伝送制御方法及びデータ伝送システム | |
| JP2001523420A (ja) | デジタルデータの符号化、伝送、復号化のための方法および装置 | |
| US7184395B2 (en) | Providing reconditioned signals at a plurality of ports | |
| JPH0376453A (ja) | 平滑フィルタ | |
| JP2699754B2 (ja) | フレーム同期式データ転送システム | |
| CN105843759B (zh) | 一种基于hdlc的多串口通信方法 | |
| EP0950224B1 (en) | Method in connection with serial data transfer to recognize a fixed pattern | |
| CN117709298B (zh) | 一种双字符流的扫描方法、电子设备、存储介质及系统 | |
| KR100223215B1 (ko) | 바이트정렬된 비트스터핑 방법 | |
| JP3209515B2 (ja) | データ送信装置およびデータ通信装置 | |
| JP2005130490A (ja) | ソフトウェアによる偽同期コード保護（ｆｓｐ）の復号化 | |
| JP2002176417A (ja) | データ伝送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050223 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |