JPH0690008A - 容易にスケールダウンできるインターポリ絶縁物を有するｅｐｒｏｍセル及びその製造方法 - Google Patents

容易にスケールダウンできるインターポリ絶縁物を有するｅｐｒｏｍセル及びその製造方法

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JPH0690008A
JPH0690008A JP5151414A JP15141493A JPH0690008A JP H0690008 A JPH0690008 A JP H0690008A JP 5151414 A JP5151414 A JP 5151414A JP 15141493 A JP15141493 A JP 15141493A JP H0690008 A JPH0690008 A JP H0690008A
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JP
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layer
polysilicon
memory
floating gate
silicon nitride
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JP5151414A
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Cesare Clementi
セサーレ・クレメンティ
Gabriella Ghidini
ガブリエラ・ギディーニ
Marina Tosi
マリナ・トシ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/114—Nitrides of silicon

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Abstract

(57)【要約】 【目的】 デバイスのスケールダウンには単に幅、深
さ、層の厚さ等を減少させるだけでなく集積構造の本質
的な電気的性質を保持する必要がある。そのためにＯ−
Ｎ−Ｏ構造が提案されているが、依然として欠陥があ
る。本発明はより欠陥の少ないデバイスを提供すること
を目的とする。 【構成】 ポリシリコン層５の表面を窒素雰囲気中900
℃から1100℃の温度で15から150 秒間処理してポリシリ
コンの窒化された表面層を形成しかつその表面に窒化シ
リコン層を付着させ、水蒸気の存在下900 ℃から1000℃
の温度で、酸化シリコンの絶縁層が５から20ｎｍの厚さ
を有するように前記窒化シリコンの付着層を酸化して複
数層６を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発型の読出専用の
プログラム可能なメモリ及びこれらのデバイスの製造方
法に関する。
【０００２】
【従来技術及びその問題点】頭字御ＥＰＲＯＭにより一
般に表示される静的で電気的にプログラムできる不揮発
型読出専用メモリは、マイクロプロセッサのシステムを
形成するための基本的なデバイスである。行及び列に配
置されたメモリセルのマトリクスにより形成されかつ行
及び列のデコーダにより個々にアドレスできるこれらの
メモリは、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭ及びＦＬＡＳＨ−
ＥＰＲＯＭとして知られるセル中に電気的に記録された
データを消去するために使用される特別な電気物理的機
構に関して異なった「ファミリー」に属している。
【０００３】不揮発型メモリの技術 いくつかのタイプの不揮発型メモリデバイスは浮動ゲー
トトランジスタの性質を利用する動作の原理を使用して
いる。このようなトランジスタは、コントロールゲート
とチャンネルの間に絶縁分離された浮動ゲートが挿入さ
れている点において通常のＭＯＳトランジスタと異なっ
ている。従って前記２個のゲートは互いに及び前記チャ
ンネルと容量結合している。浮動ゲートにチャージを注
入することにより、ＭＯＳトランジスタの効果的なしき
い電圧（上側のゲートから見られるように）を変化させ
ることができる。コントロールゲートに好適な電圧を印
加しかつトランジスタがターンオンしているかどうかを
観察することにより、セルの状態（つまりチャージが浮
動ゲートに記憶されているかどうか）を検出することが
できる。
【０００４】「電気的に消去できプログラムできる読出
専用メモリ（ＥＥＰＲＯＭ又はＥ2ＰＲＯＭ）」は電気
的に書込みかつ電気的に消去できる。ＥＥＰＲＯＭはそ
れらが安価で時間的標準が知られているため、非常に広
く使用されている。「電気的に消去できプログラムでき
る読出専用メモリ（ＥＥＰＲＯＭ又はＥ2ＰＲＯＭ）」
は電気的に書込みかつ電気的に消去できる。ＥＥＰＲＯ
ＭはＥＰＲＯＭより広くは使用されず、これはそれらが
高価になりがちでかつ更に高い電圧を必要とするためで
ある。
【０００５】ＥＰＲＯＭの最近の改良は「フラッシュＥ
ＰＲＯＭ」である。このデバイスはＥＥＰＲＯＭと同様
に電気的に消去できるがブロックごとのみである。この
デバイスはＥＥＰＲＯＭのビット−バイ−ビットのプロ
グラム性を有しないが、より安価で多くの用途に広く使
用されることが見込まれている。
【０００６】よりコンパクトなデバイスを形成するため
に、単一セルのディメンジョンつまり最小の食刻的に限
定される幅を減少させることが必要である。勿論セルエ
リアの減少は半導性基板上に積層される層の厚さ及び接
合深さつまり拡散領域あるいは単に半導性基板中に形成
される拡散部の深さの相対的な減少を伴わなければなら
ない。他方このスケールダウンプロセスはメモリセルの
信頼できる機能のための集積構造の本質的な電気的性質
を保持しなければならない。換言すると、写真食刻の問
題に加えて、電気的にプログラムできる不揮発型機能的
な集積構造を形成する種々の態様の「スケールダウン」
に関連する技術的な問題がある。
【０００７】このようなメモリでは、ポリシリコン浮動
ゲートをその上のコントロールゲート構造から分離する
ために使用される絶縁層は決定的な重要性を有してい
る。前記浮動ゲート及びコントロールゲートの２枚の導
電層間の絶縁層はそれぞれ浮動ゲートからコントロール
ゲートに向かう電気的チャージの実質的な移行を防止で
きなければならない。他方、この絶縁層の厚さはコント
ロールゲートと浮動ゲート間の良好な容量結合を決定す
るために可能な限り薄くしなければならない。
【０００８】最近のデバイスは２種の重ねレベルのポリ
シリコンを利用している。第１（ポリ１）のものは単一
のメモリ前記の浮動ゲート（及び外部回路のトランジス
タのゲート）をパターン化するために使用される。第２
（ポリ２）のものは、コントロールゲート構造（一般に
セルアレイの行ライン及びワードライン）をパターン化
するために使用される。
【０００９】プログラムできる電圧の減少 浮動ゲートメモリは通常（キャリアを絶縁的に分離され
た浮動ゲートに入れて）プログラムするために高電圧を
必要とする。例えば（読出モードで）サプライラインと
接地間の５Ｖのみの電圧を使用して同できるＥＰＲＯＭ
は一般にプログラム化の達成のために10Ｖ又はそれ以上
の電圧を必要とし、又ＥＥＰＲＯＭはプログラム化の達
成のために15Ｖ又はそれ以上の電圧を必要とすることが
ある。特別な回路技術がこの高電圧を分離するために、
又チップ上に存在する論理デバイスを損傷から保護する
ために使用される。しかしチップ上の高電圧は厄介であ
り速度や不揮発性を損なうことなく必要な電圧を減少す
ることが望ましい。
【００１０】浮動ゲートには直接電圧を印加できないの
で、浮動ゲートとチャンネル（又はソース又はドレー
ン）間の電圧は電圧をコントロールゲートに印加するこ
とにより作りだす。次いでこの電圧は一連のキャパシタ
ンス間に分割される。 ＶFG/C＝ＶCG/C−ＶCG/FG 電圧はキャパシタンスに反比例して分割され、従って ＶFG/C／ＶCG/FG ＝ＣCG/FG ／ＣFG/C ここでＣCG/FG はコントロールゲートから浮動ゲートへ
のキャパシタンス、ＣFG/Cは浮動ゲートからチャンネル
へのキャパシタンス、ＶCG/FG はコントロールゲートか
ら浮動ゲートへの電圧、ＶFG/Cは浮動ゲートからチャン
ネルへの電圧である。
【００１０】ＶFG/CのＶCG/FG に対する比を最大にする
ことが望ましいので、ＣCG/FG のＣFG/Cに対する比を最
大にすることが望ましい。これらのコンデンサのエリア
は通常ほぼ等しいので、この基準は比キャパシタンス
（単位エリア当たりのキャパシタンス）Ｃ’により等価
なものとして述べることができる。従って、Ｃ’CG/FG
のＣ’FG/Cに対する比を最大にしなければならない。比
キャパシタンスＣ’FG/Cは通常基板上に成長する薄いゲ
ート酸化物に起因するので、浮動ゲートとコントロール
ゲート間の薄い絶縁フィルムが比較的高い比キャパシタ
ンス（薄い等価の厚さ）を有していることが必要であ
る。しかしこの絶縁層を通る漏洩を防止することも必要
である。このことは本質的に困難であり、これはポリシ
リコンの酸化は迅速な成長と高い欠陥密度を生じさせる
ためである。1980年代にデバイスの技術者はインターポ
リのために酸化物−窒化物−酸化物（Ｏ−Ｎ−Ｏ）複合
体を使用し始めた（ポリシリコンをシールするために薄
い酸化物を成長させ、次いで窒化物層を付着させ、次い
でピンホールをシールするために再酸化ステップを行い
周知のインターフェイス特性の酸化物を提供する）。こ
の技術は漏洩を望ましいくらいに低く抑えたままで、イ
ンターポリ絶縁物に薄く均一な厚さを与えた。
【００１１】このようなＯ−Ｎ−Ｏ複数層は、ポリシリ
コンを直接酸化することにより生産される酸化物層と比
較して当初の欠陥が減少するように生産できることが見
出された。これは、浮動ゲートのチャージ保持のも最も
厳重な仕様に匹敵する漏洩電流レベル（記憶データの不
揮発性）を達成することを許容する。更に窒化シリコン
層を付着する差異に到達するプロセスの温度及びこのよ
うなＯ−Ｎ−Ｏ複数層を形成するために窒化シリコンを
酸化するための温度は、第１のレベルのドープされたポ
リシリコンの表面の直接酸化による良好な絶縁特性を有
する酸化物を成長させるために要求される温度より実質
的に低い。例えば浮動ゲートを半導性基板のチャンネル
領域から分離しかつ製造プロセスのこの時点で既に形成
されているゲート酸化物の比較的高温での加工の間にセ
ル構造の他の重要な絶縁層が受ける起こり得る付随的損
傷も、インターポリ絶縁層を形成する際に低温プロセス
によりかなり減少する。
【００１２】２種のレベルのポリシリコン間の分離用Ｏ
−Ｎ−Ｏ複数層が、単一の酸化物絶縁層を形成する従来
技術に対して堅調な技術ステップの進歩を示していると
いう事実にもかかわらず、少なくはなっているが積層の
残りの固有の欠陥のため、この技術もスケーリングに対
して限界を課している。実質的な欠陥を有し易い固有の
傾向のため、Ｏ−Ｎ−Ｏ複数層の底の酸化物層は実際ス
ケーリングに対して鋭敏である。更にある限度を越える
付着した窒化物層の厚さの減少は、コントロールゲート
からの浮動ゲートの真の絶縁層を形成するための付着し
た窒化物層の厚さの上部の引き続く熱酸化処理の間の酸
素の十分な不透過性を保証しない。当初の欠陥、及び絶
縁用の上部酸化物層形成用の引き続く熱酸化ステップ間
のＯ−Ｎ−Ｏ構造の底部酸化物層の成長を防止する困難
性は、製造されたメモリの信頼性に不利に反映する。
【００１３】Ｏ−Ｎ−Ｏ構造より高い信頼性を保証する
集積キャパシタンス用の絶縁層を形成する可能性は知ら
れている。1989年ＶＬＳＩシンポジウム、技術ダイジェ
ストの第63頁のＮ．アジタらの「迅速な熱窒化ポリシリ
コンのネイティブな酸化物のないコンデンサ絶縁物の卓
越した信頼性」と題する報文に開示された前記技術によ
ると、ドープされたポリシリコン層から成る第１の電極
の結合表面エリアを熱的に窒化してこの窒化された表面
に窒化シリコン層を付着させ、次いでこの窒化シリコン
層の表面を熱的に酸化して顕著な絶縁特性を有すると報
告されている酸化シリコンの絶縁層を形成する。このＯ
Ｎ／ＲＴＮ複数層は、高密度ＤＲＡＭメモリ用の記憶容
量を形成するためのＯ−Ｎ−Ｏ絶縁複数層と比較して改
良された特性の絶縁複数層として提案されている。この
利用の領域では、絶縁層は、不揮発型読出専用メモリ
（ＲＯＭ）の場合と代わって、電力供給がないと実質的
に無限に電気チャージを保持する機能を有しない。
【００１４】
【発明の概要】第１のレベル（ポリＩ）のドープされた
ポリシリコンの表面を、窒素雰囲気中で15から150 秒の
時間、900 ℃から1100℃の温度で前記付着しドープされ
たポリシリコンを処理する迅速な熱的窒化プロセスを受
けさせることにより浮動ゲート（ポリＩ）とコントロー
ルゲート（ポリＩＩ）間に分離絶縁層を形成することに
よりＲＯＭメモリのスケールダウンに関連する問題点を
減少させることが可能であることが見出された。これ
は、15ｎｍの厚さまで達するようふちゃくされることの
ある窒化シリコン層がその上に付着したポリシリコンの
窒化により窒化された面又は層を製造する。引き続き付
着した窒化シリコンの上部表面層を水蒸気の存在下、90
0 ℃から1000℃の間の温度で、その厚さが好ましくは最
小約５ｎｍから最大約20ｎｍの間である酸化シリコンが
成長するまで酸化する。
【００１５】驚くべきことに、電気チャージが最終的に
浮動ゲートのポリシリコンから窒化物層を通して付着し
た窒化シリコン層へ移行するという事実にかかわらず、
メモリセルの基本的な電気パラメーターは変わらないこ
とが見出された。特にセルのしきい電圧の変化は無視で
きる変化であることを示している。対照的に、このよう
に製造された絶縁層は電力供給なしに、保持時間及び最
大動作温度の両者に関して浮動ゲート中に貯蔵された電
気チャージを保持する卓越した能力を示している。実際
に真の厚さが10から30ｎｍであるインターポリ絶縁層を
形成することが可能である。更に窒化、窒化シリコンの
付着及び酸化の引き続くステップ間の熱処理条件（温度
及び時間）は、ポリＩの浮動ゲートと半導性基板間に存
在する絶縁ゲート層（ゲート酸化物）の完全性への重大
な損傷を生じないようにする。
【００１６】
【図面の説明】図１から12は本発明によるメモリセルの
製造方法の種々の引き続くステップを概略的に示すもの
である。
【００１７】
【好ましい態様の説明】前記図面は、第１のタイプの導
電性の半導性基板１中に形成された第２のタイプの導電
性のウェル領域１ｗ中に形成されている代表的な単一の
メモリセルの部分微細図である。該セルに専有される活
性エリアは、電界酸化物構造３の限定端の下の半導体１
中に形成された第２のタイプの導電性の拡散した分離領
域２（チャンネルストップ）により横方向に限定され、
酸素不透過性層（一般に窒化シリコン層）によりマスク
されずに残ったエリア中の単一結晶半導体１を酸化する
ことにより一般に熱的に成長する。
【００１８】図面に示されたステップの順序を簡単に説
明すると次の通りである。図１ 活性エリア上のゲート絶縁層４の形成を行う（例
えば10ｎｍ又はそれ以下の酸化物層を成長させ、剥離し
かつ再成長させ、100 から150 ｎｍの第１のポリシリコ
ン層５（ポリＩ）の付着及び引き続くドーピングを行う
ことにより形成する）。
【００１９】図２ 100 から150 ｎｍの第１のポリシリ
コン層５（ポリＩ）の付着及び引き続くドーピング。図３ マスク（Ｍ）のマスキング及びエッチングステッ
プによる第１のレベルのポリシリコン（ポリＩ）の限
定。
【００２０】図４ａ及びｂ 窒素雰囲気下で900 から11
00℃の温度で、15から150 秒の時間パターン化されたポ
リシリコン層５の表面の迅速な熱的窒化処理を行い、引
き続きその厚さが５から20ｎｍまで変化することのある
酸化シリコンの絶縁層が成長するまで、約12から15ｎｍ
の厚さを有する窒化シリコン層の付着を行い、更に900
から1000℃の温度で水蒸気の存在下、付着した窒化物層
の厚さの部分酸化を行う。
【００２１】典型的な試験的実施では前記ポリシリコン
の迅速な熱的窒化は950 ℃で90秒間実行する。その後、
15：１の比のＮＨ3 ／ＳｉＨ2 Ｃｌ2 混合物を使用して
窒化シリコンを780 ℃で５分間付着して12ｎｍの厚さの
層を形成する。950 ℃で水蒸気及び酸素中で酸化を行う
と２時間に延び10ｎｍの厚さのＳｉＯ2 層の成長を生じ
させる。窒化シリコンの部分的に酸化された層の残りの
厚さ（付着して12ｎｍ厚）は酸化後に約７ｎｍに減少す
る。
【００２２】図４ｂ この図は生成する積層の状態を見
えるようにした図４ａの断面図の部分拡大図である。層
６ａはポリシリコン５の窒化された層の（つまり浮動ゲ
ートの）最上部を示す。層６ｂは酸化後の窒化層６ａ上
に付着した窒化シリコン層の残りの厚さを示す。層６ｃ
は付着した窒化シリコンの厚さの最上部の酸化により成
長する酸化シリコンの絶縁層を示す。
【００２３】図５ そのように形成された分離複数層６
（つまり酸化された最上層６ｃ）を保護するための絶縁
複数層６（Ｏ−Ｎ−ＲＴＮ）上にポリシリコンの「ダミ
ー」層を付着した状態を示す。図６ 所謂マトリクスマスクＭ１を形成し、マスクＭ１
によりマスクされていないエリア中のポリシリコンのダ
ミー層７、及び複数層Ｏ−Ｎ−ＲＴＮのエッチングを行
う。
【００２４】図７ 残りのマスク材を除去し、ポリシリ
コンの第２の層（ポリＩＩ）８の付着と引き続くドーピ
ングを行う。図８ シリコン化タングステンの（ＷＳｉ2 ）又は多結
晶シリコンの層９を付着する。図９ 所謂ポリＩＩマスクを使用して限定を行い、かつ
前記層９及び第２のレベル（ポリＩＩ）のポリシリコン
シリコン層のエッチングを引き続き行う。
【００２５】図10 マスクＭ３によりメモリマトリクス
の外の回路により専有されるエリアのマスキングを行
い、引き続きゲート構造により「マスクされていない」
エリア中の半導体が露出するまで、インターポリ層６、
第１のレベル（ポリＩ）のポリシリコン層５及び下に位
置するゲート酸化物層４から構成される積層の自己整列
的エッチングを行う。
【００２６】図11 前記第１のタイプの導電性のセル接
合11及び12を形成するためにトーパントのインプランテ
ーションを行う。図12 トーパントの拡散と、セルのソース及びドレーン
エッチング中の半導体の表面の再酸化を行う。
【００２７】
【修正及び変形】開示した革新技術は、ＥＥＰＲＯＭプ
ロセス設計の技術の当業者には周知なように、ＥＰＲＯ
ＭだけでなくＥＥＰＲＯＭにも（代替的にそしてあまり
好ましくなく）適用でき、その場合には付加的なステッ
プをトンネル酸化物形成のために必要とする。
【００２８】他の変形例として、開示した革新技術は
（代替的にそしてあまり好ましくなく）アナログのチャ
ージトランスファー回路にも適用できる。このような回
路では、比較的長い時間定数とともに大きな集積コンデ
ンサを使用してアナログシグナルの集積化を達成でき
る。
【図面の簡単な説明】
【図１】活性エリア上にゲート絶縁層を形成した状態を
示す概略縦断面図。
【図２】絶縁層上にポリシリコン層を付着した状態を示
す概略縦断面図。
【図３】ポリシリコン層上にマスクを形成した状態を示
す概略縦断面図。
【図４】図４ａはポリシリコン層上に複数層を形成した
状態を示す概略縦断面図。図４ｂは図４ａの断面図の部
分拡大図。
【図５】複数層上にダミー層を形成した状態を示す概略
縦断面図。
【図６】ダミー層上にマトリクスマスクを形成した状態
を示す概略縦断面図。
【図７】ダミー層上に第２のポリシリコン層を形成した
状態を示す概略縦断面図。
【図８】第２のポリシリコン層上にシリコン化タングス
テン層又は多結晶シリコンの層を形成した状態を示す概
略縦断面図。
【図９】第２のポリシリコンシリコン層のエッチングを
行った後の状態を示す概略縦断面図。
【図10】積層の自己整列的エッチング後の状態を示す概
略縦断面図。
【図11】トーパントのインプランテーションを行った後
の状態を示す概略縦断面図。
【図12】トーパントの拡散と、半導体の表面の再酸化を
行った後の状態を示す概略縦断面図。
【符号の簡単な説明】
１・・・基板 １ｗ・・・ウェル領域 ２・・・分離領
域 ３・・・電界酸化物構造 ４・・・絶縁層 ５・・
・第１のポリシリコン層 ６・・・複数層 ７・・・ダ
ミー層 ８・・・第２のポリシリコン層 ９・・・シリ
コン化タングステン又は多結晶シリコンの層 11、１２
・・・接合部 Ｍ１、Ｍ２、Ｍ３・・・マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8225−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 ガブリエラ・ギディーニ イタリア国 ミラノ 20131 ヴィア・ガ ラ・プラチディア 10 (72)発明者 マリナ・トシ イタリア国 トレツォ・スルアッダ 20056 ヴィア・シルビオ・ペリコ 43

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが絶縁層により重ねられたコン
    トロールゲートから電気的に分離されたポリシリコンの
    浮動ゲートを有する複数のメモリセルを含んで成る不揮
    発型でプログラム可能な読出専用メモリの製造方法にお
    いて、 前記浮動ゲートを構成するポリシリコンのパターン化さ
    れた層の表面を窒素雰囲気中900 ℃から1100℃の温度で
    15から150 秒間処理してポリシリコンの窒化された表面
    層を形成し、 前記ポリシリコンの浮動ゲートの前記窒化された表面層
    上に窒化シリコン層を付着させ、 水蒸気の存在下900 ℃から1000℃の温度で、酸化シリコ
    ンの絶縁層が５から20ｎｍの厚さを有する成長するため
    に十分な時間、前記窒化シリコンの付着層の厚さの一部
    を酸化し、 前記浮動ゲート上にコントロールゲートを付着しパター
    ン化することを含んで成り、前記酸化シリコンの絶縁層
    が各セルの浮動ゲートをコントロールゲートから分離し
    ている前記メモリの製造方法。
  2. 【請求項２】 コントロールゲートが容量結合しかつ複
    数層により電気的に分離されたポリシリコンの浮動ゲー
    トを有するプログラムできる不揮発型読出専用メモリセ
    ルにおいて、 前記複数層が、 前記浮動ゲートのポリシリコンの第１の窒化された表面
    層、 前記第１のポリシリコンの窒化層上に付着した窒化シリ
    コンの第２の層、及び該窒化シリコンの第２の付着層の
    酸化された最上層により構成される第３の絶縁層により
    実質的に形成されることを特徴とするメモリセル。
  3. 【請求項３】 窒化シリコンの第２の付着層の酸化の前
    の厚さが15ナノメートル未満である請求項２に記載のメ
    モリ。
  4. 【請求項４】 前記窒化シリコン層の前記絶縁酸化最上
    層が５から20ナノメートルの厚さを有している請求項２
    に記載のメモリ。
  5. 【請求項５】 電気的にプログラムできることを特徴と
    する請求項２に記載の不揮発型読出専用メモリ。
  6. 【請求項６】 電気的にプログラムでき消去できること
    を特徴とする請求項２に記載の不揮発型読出専用メモ
    リ。
  7. 【請求項７】 単一ビットにより電気的にプログラムで
    き消去できることを特徴とする請求項２に記載の不揮発
    型読出専用メモリ。
JP5151414A 1992-05-27 1993-05-27 容易にスケールダウンできるインターポリ絶縁物を有するｅｐｒｏｍセル及びその製造方法 Pending JPH0690008A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT92830266.0 1992-05-27
EP92830266A EP0571692B1 (en) 1992-05-27 1992-05-27 EPROM cell with a readily scalable down interpoly dielectric

Publications (1)

Publication Number Publication Date
JPH0690008A true JPH0690008A (ja) 1994-03-29

Family

ID=8212111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5151414A Pending JPH0690008A (ja) 1992-05-27 1993-05-27 容易にスケールダウンできるインターポリ絶縁物を有するｅｐｒｏｍセル及びその製造方法

Country Status (4)

Country Link
US (2) US5422291A (ja)
EP (1) EP0571692B1 (ja)
JP (1) JPH0690008A (ja)
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