JP2001144195A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 記憶電荷の保持特性を向上し、ゲートバーズ
ビークを抑制する。 【解決手段】 浮遊ゲート６、制御ゲート９のパターニ
ング後に、ＣＶＤ法を用いた酸化膜２１を堆積し、その
後アンモニア雰囲気中で熱処理を行う。
ビークを抑制する。 【解決手段】 浮遊ゲート６、制御ゲート９のパターニ
ング後に、ＣＶＤ法を用いた酸化膜２１を堆積し、その
後アンモニア雰囲気中で熱処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリの製
造方法に係わり、特にゲートバーズビークが生じにくい
不揮発性メモリの製造方法に関する。
造方法に係わり、特にゲートバーズビークが生じにくい
不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリに代表される不揮発性
メモリの製造方法では、メモリの信頼性、特にデータの
保持特性を向上させることが重要な要素の一つとなって
いる。図１はフラッシュメモリの一例の平面図である。
図１のＡ−Ａ線断面を図２に示す。データ保持部は浮遊
ゲート６で、多結晶シリコン性である。その下面はトン
ネル酸化膜と呼ばれる第１のゲート絶縁膜３と接し、そ
の上面と側面の一部はインタポリ膜と呼ばれる第２のゲ
ート絶縁膜８と接している。通常トンネル膜はシリコン
の熱酸化膜、インタポリ膜はシリコン酸化膜とシリコン
窒化膜の積層膜が用いられ、これらの膜から保持電荷が
漏出しないように、その膜厚及び製造プロセスが最適化
されている。図１３に図１のＢ−Ｂ断面を示す。浮遊ゲ
ート６において、トンネル膜ともインタポリ膜とも接し
ない側面からの保持電荷の漏出を防ぐために、その表面
にシリコン酸化膜が形成されている。通常この膜は、熱
酸化法を用いて浮遊ゲートの多結晶シリコンを酸化する
ことにより形成される。この時トンネル膜中を酸化種が
拡散し、浮遊ゲートのトンネル膜に接している面のう
ち、側面に近い領域が酸化されて、ゲートバーズビーク
３１と呼ばれる鳥のくちばし状の厚い酸化膜が生じる。
同様にインタポリ膜中も酸化種が拡散し、浮遊ゲートと
制御ゲートにゲートバーズビーク３２を生じる。後述す
るように、ゲートバーズビークはフラッシュメモリの特
性を損なうので、これを防ぐために側面のシリコン酸化
膜をＣＶＤ法で形成すると、膜中の不対結合等の欠陥構
造がリーク電流の原因となり、データの保持特性が悪く
なるため、従来は熱酸化法が用いられていた。酸化条件
としては、例えば９００℃の乾燥酸素で熱酸化し、30nm
のシリコン熱酸化膜を形成する。シリコンの熱酸化膜
は、浮遊ゲートの側面からの保持電荷の漏出を防止する
ことにおいて一応の効果を奏している。しかしながらゲ
ートバーズビークを生じるために、書込・消去電圧の増
大、更に読み出し電流の減少という問題をもたらしてい
る。まず書込・消去の動作と、その低電圧化の方法を説
明し、その後にバーズビークが低電圧化を妨げる理由を
説明する。フラッシュメモリの書込には、通常チャネル
ホットエレクトロン注入電流或いはファウラーノルドハ
イム（Fouler-Nordheim:以後ＦＮと略す）型トンネリン
グ電流が用いられる。ここでＦＮトンネリングを用いた
書込の一例を説明する。例えば基板とソースとドレイン
を接地し、制御ゲートに正電圧を印加すると基板表面に
チャネルが生じる。制御ゲート・チャネル間に印加され
た電圧はトンネル膜とインタポリ膜に分割される。トン
ネル膜にかかる電圧が十分に高ければ、チャネルから浮
遊ゲートに向かってＦＮトンネリングにより電子が流れ
込む。トンネル膜にかかる電圧が高い方が大きなトンネ
ル電流が流れ、書込が速くなる。この時トンネル膜にか
かる電圧はトンネル膜とインタポリ膜の電気容量によ
り、以下の様に決まる。図１４にフラッシュメモリの等
価回路を示す。制御ゲートに印加された電圧をVcg、ト
ンネル膜に分割される電圧をV1、トンネル膜の容量をC
1、インタポリ膜の容量をC2とする。この時、 V1=Vcg・（C2/（C1+C2））=Vcg・Rc ただし、Rc=C2/（C1+C2） となる。ここでRcは容量比と呼ばれる。書込を速くする
ためにトンネル膜にかかる電圧V1を大きくするには、制
御ゲートにかかる電圧Vcgを高くするか、容量比Rcを大
きくすることが求められる。しかし制御ゲートに印加す
る電圧Vcgは通常15V以上であり、この電圧は5V以下の電
源電圧から昇圧されるため、Vcgが高いほど昇圧回路で
の消費電流が増大するので、Vcgはできる限り低く設定
することが望ましい。そのため通常は容量比Rcを大きく
することにより、書込動作の低電圧化と高速化が図られ
る。容量比を大きくするには通常インタポリ膜の電気容
量を大きくする様に工夫される。そのためには膜を薄く
することと、膜の面積を大きくすることが有効である。
チャネルホットエレクトロンを用いた場合は、その書込
メカニズムは全く異なるが、ゲートバイアスの低電圧化
のためにはＦＮトンネリングを用いた場合と同様に、容
量比を大きくすることが有効である。消去動作は通常Ｆ
Ｎトンネリング機構を用いて、浮遊ゲート内に蓄積され
た電子を基板、或いはソースに引き抜くことが行われ、
その低電圧化は書込と同様に容量比を大きくすることに
よってはかられる。以上説明したように容量比を大きく
することにより書込・消去が低電圧化される。
メモリの製造方法では、メモリの信頼性、特にデータの
保持特性を向上させることが重要な要素の一つとなって
いる。図１はフラッシュメモリの一例の平面図である。
図１のＡ−Ａ線断面を図２に示す。データ保持部は浮遊
ゲート６で、多結晶シリコン性である。その下面はトン
ネル酸化膜と呼ばれる第１のゲート絶縁膜３と接し、そ
の上面と側面の一部はインタポリ膜と呼ばれる第２のゲ
ート絶縁膜８と接している。通常トンネル膜はシリコン
の熱酸化膜、インタポリ膜はシリコン酸化膜とシリコン
窒化膜の積層膜が用いられ、これらの膜から保持電荷が
漏出しないように、その膜厚及び製造プロセスが最適化
されている。図１３に図１のＢ−Ｂ断面を示す。浮遊ゲ
ート６において、トンネル膜ともインタポリ膜とも接し
ない側面からの保持電荷の漏出を防ぐために、その表面
にシリコン酸化膜が形成されている。通常この膜は、熱
酸化法を用いて浮遊ゲートの多結晶シリコンを酸化する
ことにより形成される。この時トンネル膜中を酸化種が
拡散し、浮遊ゲートのトンネル膜に接している面のう
ち、側面に近い領域が酸化されて、ゲートバーズビーク
３１と呼ばれる鳥のくちばし状の厚い酸化膜が生じる。
同様にインタポリ膜中も酸化種が拡散し、浮遊ゲートと
制御ゲートにゲートバーズビーク３２を生じる。後述す
るように、ゲートバーズビークはフラッシュメモリの特
性を損なうので、これを防ぐために側面のシリコン酸化
膜をＣＶＤ法で形成すると、膜中の不対結合等の欠陥構
造がリーク電流の原因となり、データの保持特性が悪く
なるため、従来は熱酸化法が用いられていた。酸化条件
としては、例えば９００℃の乾燥酸素で熱酸化し、30nm
のシリコン熱酸化膜を形成する。シリコンの熱酸化膜
は、浮遊ゲートの側面からの保持電荷の漏出を防止する
ことにおいて一応の効果を奏している。しかしながらゲ
ートバーズビークを生じるために、書込・消去電圧の増
大、更に読み出し電流の減少という問題をもたらしてい
る。まず書込・消去の動作と、その低電圧化の方法を説
明し、その後にバーズビークが低電圧化を妨げる理由を
説明する。フラッシュメモリの書込には、通常チャネル
ホットエレクトロン注入電流或いはファウラーノルドハ
イム（Fouler-Nordheim:以後ＦＮと略す）型トンネリン
グ電流が用いられる。ここでＦＮトンネリングを用いた
書込の一例を説明する。例えば基板とソースとドレイン
を接地し、制御ゲートに正電圧を印加すると基板表面に
チャネルが生じる。制御ゲート・チャネル間に印加され
た電圧はトンネル膜とインタポリ膜に分割される。トン
ネル膜にかかる電圧が十分に高ければ、チャネルから浮
遊ゲートに向かってＦＮトンネリングにより電子が流れ
込む。トンネル膜にかかる電圧が高い方が大きなトンネ
ル電流が流れ、書込が速くなる。この時トンネル膜にか
かる電圧はトンネル膜とインタポリ膜の電気容量によ
り、以下の様に決まる。図１４にフラッシュメモリの等
価回路を示す。制御ゲートに印加された電圧をVcg、ト
ンネル膜に分割される電圧をV1、トンネル膜の容量をC
1、インタポリ膜の容量をC2とする。この時、 V1=Vcg・（C2/（C1+C2））=Vcg・Rc ただし、Rc=C2/（C1+C2） となる。ここでRcは容量比と呼ばれる。書込を速くする
ためにトンネル膜にかかる電圧V1を大きくするには、制
御ゲートにかかる電圧Vcgを高くするか、容量比Rcを大
きくすることが求められる。しかし制御ゲートに印加す
る電圧Vcgは通常15V以上であり、この電圧は5V以下の電
源電圧から昇圧されるため、Vcgが高いほど昇圧回路で
の消費電流が増大するので、Vcgはできる限り低く設定
することが望ましい。そのため通常は容量比Rcを大きく
することにより、書込動作の低電圧化と高速化が図られ
る。容量比を大きくするには通常インタポリ膜の電気容
量を大きくする様に工夫される。そのためには膜を薄く
することと、膜の面積を大きくすることが有効である。
チャネルホットエレクトロンを用いた場合は、その書込
メカニズムは全く異なるが、ゲートバイアスの低電圧化
のためにはＦＮトンネリングを用いた場合と同様に、容
量比を大きくすることが有効である。消去動作は通常Ｆ
Ｎトンネリング機構を用いて、浮遊ゲート内に蓄積され
た電子を基板、或いはソースに引き抜くことが行われ、
その低電圧化は書込と同様に容量比を大きくすることに
よってはかられる。以上説明したように容量比を大きく
することにより書込・消去が低電圧化される。
【０００３】
【発明が解決しようとする課題】しかしながら浮遊ゲー
ト側面の熱酸化によりインタポリ膜に生じるゲートバー
ズビークは、インタポリ膜の電気容量が減少させ、容量
比を低下させるため、書込・消去の低電圧化を妨げる。
以上が浮遊ゲート側面の熱酸化が書込・消去の低電圧化
を妨げる理由である。また、ゲートバーズビークはチャ
ネルの幅を狭くするため、読み出し電流が減少するとい
う問題を生じる。本発明の主な目的の一つは記憶電荷の
保持特性がよく、かつゲートバーズビークが抑制されて
書込・消去の低電圧化を実現する様な、浮遊ゲート側面
のシリコン酸化膜の製造方法を提供することにある。
ト側面の熱酸化によりインタポリ膜に生じるゲートバー
ズビークは、インタポリ膜の電気容量が減少させ、容量
比を低下させるため、書込・消去の低電圧化を妨げる。
以上が浮遊ゲート側面の熱酸化が書込・消去の低電圧化
を妨げる理由である。また、ゲートバーズビークはチャ
ネルの幅を狭くするため、読み出し電流が減少するとい
う問題を生じる。本発明の主な目的の一つは記憶電荷の
保持特性がよく、かつゲートバーズビークが抑制されて
書込・消去の低電圧化を実現する様な、浮遊ゲート側面
のシリコン酸化膜の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明の不揮発性メモリ
の製造方法は、浮遊ゲート、制御ゲートのパターニング
後に、ＣＶＤ法を用いた酸化膜を堆積し、その後、窒素
導入用ガス雰囲気中で熱処理を行うことを特徴とする。
の製造方法は、浮遊ゲート、制御ゲートのパターニング
後に、ＣＶＤ法を用いた酸化膜を堆積し、その後、窒素
導入用ガス雰囲気中で熱処理を行うことを特徴とする。
【０００５】本発明は酸化膜の形成にＣＶＤ法を用いる
ことで、ゲートバーズビークが生じないようにし、且つ
不対電子等の構造欠陥を窒素で終端させてリーク電流を
抑制するものである。
ことで、ゲートバーズビークが生じないようにし、且つ
不対電子等の構造欠陥を窒素で終端させてリーク電流を
抑制するものである。
【０００６】ＣＶＤ酸化膜への窒素導入条件は次の条件
で行うのが好ましい。かかる条件で不対電子等の構造欠
陥を窒素で終端させることができる。なおかかる条件下
において、ＣＶＤ酸化膜中の窒素の組成比は２０％以下
であり、事実上シリコン窒化膜は形成されていない。
で行うのが好ましい。かかる条件で不対電子等の構造欠
陥を窒素で終端させることができる。なおかかる条件下
において、ＣＶＤ酸化膜中の窒素の組成比は２０％以下
であり、事実上シリコン窒化膜は形成されていない。
【０００７】窒素導入用ガスとしてはＮＨ3、ＮＯ等を
用い、ランプ加熱装置により温度を７００〜１１５０℃
とし、ガス流量を２〜５リットル／分、熱処理時間を５
秒〜５分とする。また加熱装置として電熱炉を用いた場
合には温度を７００〜１０００℃とし、ガス流量を１〜
３０リットル／分（ウエハサイズに依存して条件が変わ
る）、熱処理時間を５分〜１２０分とする。
用い、ランプ加熱装置により温度を７００〜１１５０℃
とし、ガス流量を２〜５リットル／分、熱処理時間を５
秒〜５分とする。また加熱装置として電熱炉を用いた場
合には温度を７００〜１０００℃とし、ガス流量を１〜
３０リットル／分（ウエハサイズに依存して条件が変わ
る）、熱処理時間を５分〜１２０分とする。
【０００８】なお、本発明に関連する先行技術として
は、特開昭５９−１０５３７１号公報、特開平７−２４
５３５１号公報、特開平９−８２８１９号公報がある。
これらの公報には、制御ゲートと浮遊ゲートとの間の絶
縁膜や、浮遊ゲート下のゲート絶縁膜について、ＣＶＤ
法等により絶縁膜を形成した後に、アンモニア雰囲気中
で熱処理することの記載がある。
は、特開昭５９−１０５３７１号公報、特開平７−２４
５３５１号公報、特開平９−８２８１９号公報がある。
これらの公報には、制御ゲートと浮遊ゲートとの間の絶
縁膜や、浮遊ゲート下のゲート絶縁膜について、ＣＶＤ
法等により絶縁膜を形成した後に、アンモニア雰囲気中
で熱処理することの記載がある。
【実施例】以下本発明の実施例について図面を用いて詳
細に説明する。なお、本実施例に係わるフラッシュメモ
リの基本構成は図１及び図２を用いて説明したものと同
様なので図１、図２を用いて説明する。図１には、本発
明の一実施例としてのフラッシュメモリの平面図が示さ
れている。図２は図１のＡ−Ａ線に沿った断面図、図３
は図１のＢ−Ｂ線に沿った断面図である。図１及び図２
に示すように、半導体基板１の表面にはシリコン酸化膜
を埋め込んだ溝型の素子分離領域２、ソース領域４及び
ドレイン領域５が形成されている。ソース領域４及びド
レイン領域５の間の半導体基板１の表面には下から順
次、トンネル膜としての第１のゲート酸化膜３、浮遊ゲ
ート６、インタポリ膜としての第２のゲート絶縁膜８、
制御ゲート９が形成されている。
細に説明する。なお、本実施例に係わるフラッシュメモ
リの基本構成は図１及び図２を用いて説明したものと同
様なので図１、図２を用いて説明する。図１には、本発
明の一実施例としてのフラッシュメモリの平面図が示さ
れている。図２は図１のＡ−Ａ線に沿った断面図、図３
は図１のＢ−Ｂ線に沿った断面図である。図１及び図２
に示すように、半導体基板１の表面にはシリコン酸化膜
を埋め込んだ溝型の素子分離領域２、ソース領域４及び
ドレイン領域５が形成されている。ソース領域４及びド
レイン領域５の間の半導体基板１の表面には下から順
次、トンネル膜としての第１のゲート酸化膜３、浮遊ゲ
ート６、インタポリ膜としての第２のゲート絶縁膜８、
制御ゲート９が形成されている。
【０００９】本実施例では、第１のゲート絶縁膜３と第
２のゲート絶縁膜８の容量比を大きくするために、浮遊
ゲート６が第１の浮遊ゲート１１と第２の浮遊ゲート１
２からなり、第２の浮遊ゲート１２の表面積を大きくし
ている。第２の浮遊ゲート１２はソース領域４及びドレ
イン領域５の上方に張り出しているので、これらと絶縁
し、また容量結合をしないようにするために、厚いシリ
コン酸化膜７が形成されている。
２のゲート絶縁膜８の容量比を大きくするために、浮遊
ゲート６が第１の浮遊ゲート１１と第２の浮遊ゲート１
２からなり、第２の浮遊ゲート１２の表面積を大きくし
ている。第２の浮遊ゲート１２はソース領域４及びドレ
イン領域５の上方に張り出しているので、これらと絶縁
し、また容量結合をしないようにするために、厚いシリ
コン酸化膜７が形成されている。
【００１０】図３に示すように、浮遊ゲート６の側面に
はシリコン酸化膜２１が形成されている。上記本実施例
のフラッシュメモリは、図４〜図９に示す方法によって
製造される。即ち、図４に示すように、半導体基板１の
表面に既知の製法により溝型素子分離領域２を形成した
後、半導体基板１の表面を例えば９００℃の乾燥酸素雰
囲気中で熱酸化することにより第１のゲート絶縁膜３を
例えば厚さ９ｎｍ形成する。更にリンを含む多結晶シリ
コン膜を形成し、これをパターニングして第１の浮遊ゲ
ート１１を形成する。続いて図５に示すように、素子全
面にシリコン酸化膜７を形成し、更にその表面をエッチ
バック、或いは化学的機械的研磨法（ＣＭＰ）により除
去して第１の浮遊ゲート１１を露出させる。更に図６に
示すように、素子全面にリンを含んだ多結晶シリコン膜
を成長し、これをパターニングすることにより、第２の
浮遊ゲート１２を形成し、浮遊ゲート６ができる。その
後、素子全面に第２のゲート絶縁膜８として例えば５ｎ
ｍのシリコン酸化膜と１０ｎｍのシリコン窒化膜と、５
ｎｍのシリコン酸化膜の積層膜を形成する。その後図７
に示すように、制御ゲート９とするために、例えば厚さ
１０ｎｍのリンを含む多結晶シリコン膜と、厚さ１０ｎ
ｍのタングステンとシリコンの共晶膜の積層膜を形成す
る。この時点で素子の図１のＢ−Ｂ断面は図８に示すよ
うに一様で、パターニングされていない。その後、図９
に示すように、既知のリソグラフィー法とエッチング法
により、パターニングして、所望の形状を得る。更に、
素子全面にＣＶＤ法によりシリコン酸化膜２１を例えば
１０ｎｍ形成し、その後、例えばランプ加熱装置を用い
て、素子をアンモニア雰囲気中で例えば８５０Ｃで１分
間加熱することにより、図３の構造を得る。
はシリコン酸化膜２１が形成されている。上記本実施例
のフラッシュメモリは、図４〜図９に示す方法によって
製造される。即ち、図４に示すように、半導体基板１の
表面に既知の製法により溝型素子分離領域２を形成した
後、半導体基板１の表面を例えば９００℃の乾燥酸素雰
囲気中で熱酸化することにより第１のゲート絶縁膜３を
例えば厚さ９ｎｍ形成する。更にリンを含む多結晶シリ
コン膜を形成し、これをパターニングして第１の浮遊ゲ
ート１１を形成する。続いて図５に示すように、素子全
面にシリコン酸化膜７を形成し、更にその表面をエッチ
バック、或いは化学的機械的研磨法（ＣＭＰ）により除
去して第１の浮遊ゲート１１を露出させる。更に図６に
示すように、素子全面にリンを含んだ多結晶シリコン膜
を成長し、これをパターニングすることにより、第２の
浮遊ゲート１２を形成し、浮遊ゲート６ができる。その
後、素子全面に第２のゲート絶縁膜８として例えば５ｎ
ｍのシリコン酸化膜と１０ｎｍのシリコン窒化膜と、５
ｎｍのシリコン酸化膜の積層膜を形成する。その後図７
に示すように、制御ゲート９とするために、例えば厚さ
１０ｎｍのリンを含む多結晶シリコン膜と、厚さ１０ｎ
ｍのタングステンとシリコンの共晶膜の積層膜を形成す
る。この時点で素子の図１のＢ−Ｂ断面は図８に示すよ
うに一様で、パターニングされていない。その後、図９
に示すように、既知のリソグラフィー法とエッチング法
により、パターニングして、所望の形状を得る。更に、
素子全面にＣＶＤ法によりシリコン酸化膜２１を例えば
１０ｎｍ形成し、その後、例えばランプ加熱装置を用い
て、素子をアンモニア雰囲気中で例えば８５０Ｃで１分
間加熱することにより、図３の構造を得る。
【００１１】本発明によれば浮遊ゲート側面のシリコン
酸化膜の形成に熱酸化を用いないので、第１のゲート絶
縁膜３、及び第２のゲート絶縁膜８にはゲートバーズビ
ークを生じない。また、ＣＶＤ法で形成した低質なシリ
コン酸化膜内のリーク電流の原因である、不対電子等の
欠陥構造が窒素で終端されて、リーク電流が熱酸化膜と
同程度に少なくなる。ここで、本発明の製造方法の効果
を説明する。図１０はフラッシュメモリの書込特性を示
したもので、印加電圧一定でメモリセルの閾値の時間依
存性を示したものである。図１０に示すように、本発明
（ａ）（図中、黒点●で特性を示す）は従来例（ｂ）
（図中、三角△で特性を示す）よりも書込が速い。従来
技術を用いたものの書込が遅いのは、浮遊ゲートの側面
を熱酸化した際にインタポリ膜にゲートバーズビークが
生じ、トンネル膜との容量比が低下した結果、制御ゲー
トに印加したバイアスが同じでも、第１のゲート絶縁膜
にかかる電圧が低くなるためである。図１１は１Ｍｂ
（メガバイト）のフラッシュメモリの全ビットの浮遊ゲ
ートに電子を注入した後、２００℃で保管した場合の最
も低い閾値の保管時間依存性である。ここでは本発明
（ａ）（図中、黒点●で特性を示す）、従来例（ｂ）
（図中、三角△で特性を示す）の他に、浮遊ゲートの側
面にＣＶＤ法でシリコン酸化膜を形成しただけで、その
後アンモニア雰囲気中での熱処理を行わなかった例
（ｃ）（図中、四角□で特性を示す）の特性を加えてい
る。本発明（ａ）は従来例（ｂ）と同程度の良好な保持
特性を示す。また側面にＣＶＤ法でシリコン酸化膜を形
成しただけの例（ｃ）よりも明らかに良い保持特性を示
す。また図１２にメモリセルのId-Vd特性を示す。本発
明（ａ）は従来例（ｂ）よりもIdが大きく、読み出し電
流が大きくとれることが分かる。これは従来の製造方法
を用いた場合には、トンネル膜にゲートバーズビークが
入り、Ｗ方向が狭くなりドレイン電流が減少するのに対
して、本発明ではゲートバーズビークが入らないためで
ある。上記実施例において、アンモニア雰囲気中の熱処
理温度は１０００℃以上の高温としても良い。この処理
が高温であるほど浮遊ゲートの側面に形成したシリコン
酸化膜の膜質は良くなる。但し、本実施例ではこの工程
がメモリセルトランジスタのソース領域及びドレイン領
域を形成した後に行われるために、ソース領域とドレイ
ン領域を形成する不純物が拡散してパンチスルーが起き
やすくなるために、これにより処理温度と処理時間の上
限が決まる。しかしながら本実施例とは異なり、浮遊ゲ
ートの側面へのシリコン酸化膜を形成した後にソース領
域とドレイン領域を形成するフラッシュメモリも一般的
で、この様なデバイスではアンモニア雰囲気中の熱処理
の条件も緩和される。以上説明した実施例では、浮遊ゲ
ート側面にシリコン酸化膜を形成し、アンモニア雰囲気
中での熱処理を行っただけであるが、その後更に熱酸化
を行うことも有効である。アンモニア雰囲気中で熱処理
を行うと、シリコン酸化膜中に多量の水素が入り、Ｓｉ
−Ｈ結合が生じる。このような結合はデバイス動作時に
電界がかかると水素が離脱し、残った不対構造が新たな
電流リーク源となることが知られている。そこでアンモ
ニア雰囲気中での熱処理後、さらに熱処理を行うことに
より、予め水素を脱離させることができる。この場合、
アンモニア雰囲気中で熱処理を行った際に、浮遊ゲート
側面に形成されたシリコン酸化膜中には多量の窒素が含
まれており、その後熱酸化を行っても、この窒素が酸化
種の拡散を妨げ、浮遊ゲートの多結晶シリコンを熱酸化
することを抑制するため、ゲートバーズビークは生じに
くく、従来の製造方法の様な書込・消去速度の低下、読
み出し電流の低下は起きない。
酸化膜の形成に熱酸化を用いないので、第１のゲート絶
縁膜３、及び第２のゲート絶縁膜８にはゲートバーズビ
ークを生じない。また、ＣＶＤ法で形成した低質なシリ
コン酸化膜内のリーク電流の原因である、不対電子等の
欠陥構造が窒素で終端されて、リーク電流が熱酸化膜と
同程度に少なくなる。ここで、本発明の製造方法の効果
を説明する。図１０はフラッシュメモリの書込特性を示
したもので、印加電圧一定でメモリセルの閾値の時間依
存性を示したものである。図１０に示すように、本発明
（ａ）（図中、黒点●で特性を示す）は従来例（ｂ）
（図中、三角△で特性を示す）よりも書込が速い。従来
技術を用いたものの書込が遅いのは、浮遊ゲートの側面
を熱酸化した際にインタポリ膜にゲートバーズビークが
生じ、トンネル膜との容量比が低下した結果、制御ゲー
トに印加したバイアスが同じでも、第１のゲート絶縁膜
にかかる電圧が低くなるためである。図１１は１Ｍｂ
（メガバイト）のフラッシュメモリの全ビットの浮遊ゲ
ートに電子を注入した後、２００℃で保管した場合の最
も低い閾値の保管時間依存性である。ここでは本発明
（ａ）（図中、黒点●で特性を示す）、従来例（ｂ）
（図中、三角△で特性を示す）の他に、浮遊ゲートの側
面にＣＶＤ法でシリコン酸化膜を形成しただけで、その
後アンモニア雰囲気中での熱処理を行わなかった例
（ｃ）（図中、四角□で特性を示す）の特性を加えてい
る。本発明（ａ）は従来例（ｂ）と同程度の良好な保持
特性を示す。また側面にＣＶＤ法でシリコン酸化膜を形
成しただけの例（ｃ）よりも明らかに良い保持特性を示
す。また図１２にメモリセルのId-Vd特性を示す。本発
明（ａ）は従来例（ｂ）よりもIdが大きく、読み出し電
流が大きくとれることが分かる。これは従来の製造方法
を用いた場合には、トンネル膜にゲートバーズビークが
入り、Ｗ方向が狭くなりドレイン電流が減少するのに対
して、本発明ではゲートバーズビークが入らないためで
ある。上記実施例において、アンモニア雰囲気中の熱処
理温度は１０００℃以上の高温としても良い。この処理
が高温であるほど浮遊ゲートの側面に形成したシリコン
酸化膜の膜質は良くなる。但し、本実施例ではこの工程
がメモリセルトランジスタのソース領域及びドレイン領
域を形成した後に行われるために、ソース領域とドレイ
ン領域を形成する不純物が拡散してパンチスルーが起き
やすくなるために、これにより処理温度と処理時間の上
限が決まる。しかしながら本実施例とは異なり、浮遊ゲ
ートの側面へのシリコン酸化膜を形成した後にソース領
域とドレイン領域を形成するフラッシュメモリも一般的
で、この様なデバイスではアンモニア雰囲気中の熱処理
の条件も緩和される。以上説明した実施例では、浮遊ゲ
ート側面にシリコン酸化膜を形成し、アンモニア雰囲気
中での熱処理を行っただけであるが、その後更に熱酸化
を行うことも有効である。アンモニア雰囲気中で熱処理
を行うと、シリコン酸化膜中に多量の水素が入り、Ｓｉ
−Ｈ結合が生じる。このような結合はデバイス動作時に
電界がかかると水素が離脱し、残った不対構造が新たな
電流リーク源となることが知られている。そこでアンモ
ニア雰囲気中での熱処理後、さらに熱処理を行うことに
より、予め水素を脱離させることができる。この場合、
アンモニア雰囲気中で熱処理を行った際に、浮遊ゲート
側面に形成されたシリコン酸化膜中には多量の窒素が含
まれており、その後熱酸化を行っても、この窒素が酸化
種の拡散を妨げ、浮遊ゲートの多結晶シリコンを熱酸化
することを抑制するため、ゲートバーズビークは生じに
くく、従来の製造方法の様な書込・消去速度の低下、読
み出し電流の低下は起きない。
【００１２】上記の実施例では窒素導入用ガスとしては
ＮＨ3を用いたが、ＮＯを用いても同様な結果を得るこ
とができる。
ＮＨ3を用いたが、ＮＯを用いても同様な結果を得るこ
とができる。
【００１３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、記憶電荷の保持特性がよく、かつゲートバーズビ
ークが抑制されて書込・消去の低電圧化を実現すること
ができる。
れば、記憶電荷の保持特性がよく、かつゲートバーズビ
ークが抑制されて書込・消去の低電圧化を実現すること
ができる。
【図１】フラッシュメモリの構成を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】本発明によるフラッシュメモリの製造方法の工
程を示す断面図である。
程を示す断面図である。
【図５】本発明によるフラッシュメモリの製造方法の工
程を示す断面図である。
程を示す断面図である。
【図６】本発明によるフラッシュメモリの製造方法の工
程を示す断面図である。
程を示す断面図である。
【図７】本発明によるフラッシュメモリの製造方法の工
程を示す断面図である。
程を示す断面図である。
【図８】本発明によるフラッシュメモリの製造方法の工
程を示す断面図である。
程を示す断面図である。
【図９】本発明によるフラッシュメモリの製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１０】フラッシュメモリの書込特性である、印加電
圧一定でメモリセルの閾値の時間依存性を示した図であ
る。
圧一定でメモリセルの閾値の時間依存性を示した図であ
る。
【図１１】フラッシュメモリの全ビットの浮遊ゲートに
電子を注入した後、２００℃で保管した場合の最も低い
閾値の保管時間依存性を示す図である。
電子を注入した後、２００℃で保管した場合の最も低い
閾値の保管時間依存性を示す図である。
【図１２】メモリセルのId-Vd特性を示す図である。
【図１３】図１のＢ−Ｂ断面図である。
【図１４】フラッシュメモリの等価回路を示す図であ
る。
る。
１ 半導体基板 ２ 素子分離領域 ３ 第１のゲート絶縁膜 ４ ソース領域 ５ ドレイン領域 ６ 浮遊ゲート ７ シリコン酸化膜 ８ 第２のゲート絶縁膜 ９ 制御ゲート １１ 第１の浮遊ゲート １２ 第２の浮遊ゲート ２１ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA30 AA43 AA63 AB08 AB09 AC02 AD60 AE02 AF06 AF25 AG02 5F058 BA20 BC02 BF02 BF62 BH01 BJ03 5F083 EP05 EP23 EP55 ER03 ER09 ER22 GA22 GA27 JA04 NA01 PR12 PR21 PR33 5F101 BA07 BA12 BA28 BA36 BB05 BB17 BC02 BD35 BE05 BF02 BF09 BH03
Claims (6)
- 【請求項１】 浮遊ゲート、制御ゲートのパターニング
後に、ＣＶＤ法を用いた酸化膜を堆積し、その後、窒素
導入用ガス雰囲気中で熱処理を行うことを特徴とする不
揮発性メモリの製造方法。 - 【請求項２】 前記窒素導入用ガス雰囲気中での熱処理
の後に、熱酸化を行うことを特徴とする請求項１に記載
の不揮発性メモリの製造方法。 - 【請求項３】 前記窒素導入用ガスはＮＨ3ガスである
ことを特徴とする請求項１又は請求項２に記載の不揮発
性メモリの製造方法。 - 【請求項４】 前記窒素導入用ガスはＮＯガスであるこ
とを特徴とする請求項１又は請求項２に記載の不揮発性
メモリの製造方法。 - 【請求項５】 少なくとも前記浮遊ゲートの側面部に、
窒素導入用ガス雰囲気中で熱処理された前記酸化膜が形
成されていることを特徴とする請求項１〜４のいずれか
の請求項に記載の不揮発性メモリの製造方法。 - 【請求項６】 前記酸化膜はシリコン酸化膜であること
を特徴とする請求項１〜５のいずれかの請求項に記載の
不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32719699A JP2001144195A (ja) | 1999-11-17 | 1999-11-17 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32719699A JP2001144195A (ja) | 1999-11-17 | 1999-11-17 | 不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144195A true JP2001144195A (ja) | 2001-05-25 |
Family
ID=18196397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32719699A Pending JP2001144195A (ja) | 1999-11-17 | 1999-11-17 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144195A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123945A (ja) * | 2007-02-13 | 2007-05-17 | Toshiba Corp | 半導体装置 |
-
1999
- 1999-11-17 JP JP32719699A patent/JP2001144195A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123945A (ja) * | 2007-02-13 | 2007-05-17 | Toshiba Corp | 半導体装置 |
| JP4557992B2 (ja) * | 2007-02-13 | 2010-10-06 | 株式会社東芝 | 半導体装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040130 |