JPH0689655A - 電界放出構造体及びその形成方法 - Google Patents

電界放出構造体及びその形成方法

Info

Publication number
JPH0689655A
JPH0689655A JP14814593A JP14814593A JPH0689655A JP H0689655 A JPH0689655 A JP H0689655A JP 14814593 A JP14814593 A JP 14814593A JP 14814593 A JP14814593 A JP 14814593A JP H0689655 A JPH0689655 A JP H0689655A
Authority
JP
Japan
Prior art keywords
polysilicon
amorphous silicon
substrate
bumper
cross
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP14814593A
Other languages
English (en)
Other versions
JP3464500B2 (ja
Inventor
Igor I Bol
イゴール・アイ・ボル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xerox Corp
Original Assignee
Xerox Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xerox Corp filed Critical Xerox Corp
Publication of JPH0689655A publication Critical patent/JPH0689655A/ja
Application granted granted Critical
Publication of JP3464500B2 publication Critical patent/JP3464500B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02Manufacture of electrodes or electrode systems
    • H01J9/022Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2209/00Apparatus and processes for manufacture of discharge tubes
    • H01J2209/02Manufacture of cathodes
    • H01J2209/022Cold cathodes
    • H01J2209/0223Field emission cathodes
    • H01J2209/0226Sharpening or resharpening of emitting point or edge

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】 【目的】 新規に順序立てられた処理過程により、円錐
形または他の形のチップ構造を作るプロセスを提供する
こと。 【構成】 アモルファスシリコン又はポリシリコンに微
小構造のチップを作るためのプロセスであって、最初
に、窒化物の層がアモルファスシリコン又はポリシリコ
ン上に析出され、次に、チップ構造の基部を形成するた
めに、アモルファスシリコン又はポリシリコンを粗く型
どりする。更に、アモルファスシリコン又はポリシリコ
ン内の不純物の量によって制御される酸化物成長プロセ
スを使うことによってアモルファスシリコン又はポリシ
リコンからチップを彫り出し、その後酸化物を除去する
ことによりチップを露出させる。

Description

【発明の詳細な説明】
【0001】本発明は、概して、例えば真空マイクロ電
子装置で使用されるような電界放出構造に関し、さらに
詳細には、電界放出構造を作るための製作方法に関す
る。
【0002】電界放出構造体は、マイクロ真空管を含む
様々な装置に使われてきた(電子装置に関するIEEE
議事録1989年11月11号36部に記載されたW.
J.オルビス(Orvis)とその協力者による「マイ
クロキャビティ集積真空管」)。この種の要素(エレメ
ント)は様々な方法で作ることができる。「マイクロ電
子機械システムジャーナル」1992年3月1号1部に
記載されたヤノ(Yao)、アーニー(Arney)及
び、マクドナルド(MacDonald)による論文
「走査探針装置用高周波二次元ナノアクチュエータの製
造」による、二次元電界放出構造の製造過程を次に示
す。
【0003】A)酸化物・窒化物・酸化物体積物を基板
上に析出し、更に、堆積物(stack)上にアルミニ
ウムマスクを析出する過程。
【0004】B)突出した構造を形成するためにスタッ
ク及び基板をエッチングする過程。
【0005】C)突出構造上に側壁マスクを析出する過
程。
【0006】D)突出構造に切り下げ(アンダーカッ
ト)構造を形成し、電界放出構造の形成を開始するため
に同位凹エッチングを実施する過程。
【0007】E)電界放出構造の形成を終了させるため
に分離酸化を行う過程。
【0008】F)構造を取り出すために酸化を除去する
過程。
【0009】このプロセスによって、走査探針装置に使
用できる1対の円錐形のチップが作られる。一対の複合
チップを形成するために多くの過程(ステップ)が用い
られ、例えば同位凹エッチングを形成するような幾つか
の過程は高精度で制御および再生することが困難なの
で、このプロセスは煩雑である。
【0010】要するに、本発明に従うと、新規に順序だ
てられた処理過程により、円錐形又は他の形のチップ構
造を作るプロセスが提供される。
【0011】基板は、構造的な層を形成する酸化可能な
材料によって作成される。材料の酸化速度が制御可能で
あることが重要である。ここに示す例においては、酸化
速度は、材料に特定の不純物をドーピングすることによ
って制御される。不純物の濃度によって酸化速度が決定
される。
【0012】最終的なチップ構造のおおまかなを位置決
めするために、構造的な層は、大まかな柱状またはレー
ル状に型どられる。おおまかな型どりが完成すると、構
造層を酸化することにより構造層上において酸化物バン
パを成長させる。柱状体の最上部分が柱状体の下方部分
よりもはるかに速く酸化するように、不純物レベルを制
御することによって酸化速度が制御される。従って、最
上部分は下方部分よりもはるかに速く酸化される。所定
の時間が経過すると、柱状体の最上部分は完全に酸化さ
れるが、柱状体の下方部分は比較的酸化されない。柱状
体の最上部分の酸化されない部分は鋭い尖端部またはチ
ップ(先端部)になる。尖端部の下の比較的大きい酸化
されない部分は、チップの基部または支持部を形成す
る。
【0013】残りの過程は、酸化されないチップを露出
させるために酸化物バンパを除去する過程である。
【0014】この手順の変形手順によって、対立する対
を構成するチップを作ることができる。この場合にも、
基板は、酸化可能な構造的な層材料によって作られる。
構造的な層は、おおまかな形の最終的な対立した対構造
を位置決めするために、大まかな形の柱状体またはレー
ルに型どられる。大まかな型どりが完了すると、構造的
な層が酸化される。酸化速度は、柱状体の中央部分が柱
状体の下方または上方いずれかの部分よりも著しく速く
酸化されるように、不純物レベルによって制御される。
従って、中央部分は下方または上方いずれかの部分より
も著しく速く酸化される。所定の時間が経過すると、柱
状体の中央部分は完全に酸化され、下方または上方いず
れかの部分は比較的酸化されないままである。柱状体の
中央部分のまわりの酸化されない部分は、2つの鋭い尖
端またはチップになる。尖端のいずれかの側の比較的大
きい未酸化部分は、チップのための基部または支持部を
形成する。以前の場合と同様に、最終過程は、未酸化チ
ップを露出するために酸化を除去する過程である。
【0015】図1はアモルファスシリコン又はポリシリ
コンの構造的な層を析出した後の基板の断面である。
【0016】図2は図1に示すアモルファスシリコン又
はポリシリコンの構造的な層における不純物濃度を示す
グラフである。
【0017】図3は窒化物析出後における図1に示す基
板の断面である。
【0018】図4はフォトレジストの型どり後における
図3に示す基板の断面である。
【0019】図5はアモルファスシリコン又はポリシリ
コンの構造的な層の型どりの後における図4に示す基板
の断面である。
【0020】図6は酸化の後における図5に示す基板の
断面である。
【0021】図7はチップ構造体を露出するために酸化
物を除去した後における図6に示す基板の断面である。
【0022】図8はアモルファスシリコン又はポリシリ
コンの構造的な層の析出後における基板の断面である。
【0023】図9は図8に示すアモルファスシリコン又
はポリシリコンの構造的な層における不純物濃度を示す
グラフである。
【0024】図10は窒化物析出後における図8に示す
基板の断面である。
【0025】図11はフォトレジスト型どり後における
図10に示す基板の断面である。
【0026】図12はアモルファスシリコン又はポリシ
リコンの構造的な層を型どった後における図11に示す
基板の断面である。
【0027】図13は酸化の後における図12に示す基
板の断面である。
【0028】図14はフォトレジスト析出後における図
13に示す基板の断面である。
【0029】図15はフォトレジストの型どり後におけ
る図14に示す基板の断面である。
【0030】図16は金属析出後における図15に示す
基板の断面である。
【0031】図17はフォトレジスト及び酸化物を除去
した後における図16に示す基板の断面である。図1に
示すように構造体は基板10上に作られる。基板10と
してはケイ素が便利であるが、プロセス(処理過程)に
とって必要と言うわけではない。表面11を備えた1.
5から2.0ミクロンの層を形成するアモルファスシリ
コン又はポリシリコン12が、基板10上に析出され
る。アモルファスシリコン又はポリシロコン12の不純
物濃度プロフィル(ドーパント濃度縦断面構成)は図1
及び2に示す通りであり、アモルファスシリコン又はポ
リシリコン12の表面11において濃度が最も高い。不
純物濃度は、アモルファスシリコン又はポリシリコン1
2と基板10との界面13において最小である。この不
純物濃度は、インシチュドーピング(in situ
doping)によるか又はイオンインプランテーショ
ン(ion implantation)の後で拡散す
るかいずれかのプロセスにより種々の方法で達成でき
る。これらのプロセスは両方共、当該技術分野において
周知であり、標準的である。
【0032】アモルファスシリコン又はポリシリコン1
2上に析出された厚さ0.3から0.4ミクロンの窒化
物層16を図3に示す。インシチュドーピングでなくイ
オンインプランテーションおよびアニーリング(ann
ealing)によって所定の不純物濃度プロフィル1
4を作ろうとする場合には、窒化物層16を析出する前
にイオンインプランテーション及びアニーリング過程を
実施する。
【0033】図4に示すように、次の過程は、従来のフ
ォトレジストプロセスによって窒化物層16及びアモル
ファスシリコン又はポリシリコン12を型どりする(パ
ターン)ことである。図5は、窒化物層16及び従来の
乾式エッチング技法を用いてエッチングしたアモルファ
スシリコン又はポリシリコン12を示す。アモルファス
シリコン又はポリシリコン層12での不純物濃度プロフ
ィル14によって、アモルファスシリコン又はポリシリ
コン12の側壁は先細状に傾斜する。不純物濃度が大き
ければ、エッチングプロセスが加速される。
【0034】次に、アモルファスシリコン又はポリシリ
コン12は酸化されて、図6に示すような酸化物バンパ
20に成長する。酸化物バンパの成長および制御につい
ては、両方共参考資料として本明細書に参照済みのボル
(Bol)及びケーミング(Keming)による両方
共に「高速VLSI SASMEFETへの成長酸化物
バンパインシュレータ」と題する米国特許4,400,
866及び4,375,643において検討されてい
る。不純物濃度が最も大きい場所において、酸化物バン
パの成長速度がより大きい。図1及び2において、不純
物濃度は、アモルファスシリコン又はポリシリコン12
の表面11において最も大きい。酸化物バンパ20は、
アモルファスシリコン又はポリシリコン12の表面11
の近傍において、最も速くかつ最も厚く成長する。アモ
ルファスシリコン又はポリシリコン12の表面11上の
窒化物層16は、酸化物バンパ20の形状に影響する。
酸素は窒化物を酸化しないので、窒化物層16上には酸
化物は成長しない。アモルファスシリコン又はポリシリ
コン12が窒化物層16によって保護されるために酸素
の界面13に沿って拡散する能力が低下するので、アモ
ルファスシリコン又はポリシリコン12を酸化させる酸
素の能力は、アモルファスシリコン又はポリシリコン1
2と窒化物層16との界面13において低下する。この
現象は、CMOS又はNMOS LOGOSプロセスに
おけるいわゆる「鳥のくちばし」形成に影響する現象に
非常に類似する。酸化速度は、界面13の幾分下の部分
において最も大きく、不純物濃度の低下と共に低下す
る。酸化物バンパ20が成長するにつれて、残りのアモ
ルファスシリコン又はポリシリコン12は、基部24及
び鋭い頂点26を有するチップ構造22を形成する。酸
化物バンパ20及びアモルファスシリコン又はポリシリ
コン12は、例に示すように、部分的、或いは、疑似的
な放物線関係を形成する。酸化速度についてはよく解明
されており、従って容易に制御可能であるので、チップ
構造22の大きさ及び形状は精密に制御できる。
【0035】最終段階において、図7に示すように、伝
統的な周知の過程によって酸化物および窒化物の層が除
去され、完全に形成されたチップ構造22が露出した状
態となる。
【0036】前述のプロセス順序は、1つの単一チップ
を製造するために必要な過程を示したものである。前記
の処理過程をわずかな修正すれば、対立する一対のチッ
プを製造することができる。対立する1対のチップを製
造するプロセス順序においては、前記の場合と類似する
構造体には前記の場合と同じ参照番号を用い、「a」を
付記して対立する1対のチップを製造する過程に属する
ことを示す。
【0037】この場合にも、図8に示すように、構造体
は、基板10a上に作られる。基板10aとしてはケイ
素が便利であるが、プロセス(処理過程)にとって必要
と言うわてではない。表面11aを有するアモルファス
シリコン又はポリシリコン12aの層は、基板10a上
に析出される。アモルファスシリコン又はポリシリコン
12aの不純物濃度プロフィル14aは図8及び9に示
す通りであり、濃度はアモルファスシリコン又はポリシ
リコン12aの中央の近くで最も高い。不純物濃度は、
アモルファスシリコン又はポリシリコン12と基板10
aとの界面13及びアモルファスシリコン又はポリシリ
コン12aの表面11aにおいて最も低い。この不純物
濃度は、インシチュドーピングによるか又はイオンイン
プランテーションの後でアニーリングするかいずれかの
プロセスにより種々の方法で達成できる。これらのプロ
セスは両方共、当該技術分野において周知であり、標準
的である。
【0038】図10に示す窒化物層16aは、アモルフ
ァスシリコン又はポリシリコン12a上に析出されたも
のである。インシチュドーピングでなくイオンインプラ
ンテーションおよびアニーリングによって所定のドーパ
ント濃度プロフィル14aを作ろうとする場合には、窒
化物層16aを析出する前にイオンインプランテーショ
ン及びアニーリング過程を実施する。
【0039】図11に示すように、次の過程は、従来の
フォトレジストプロセスによって窒化物層16及びアモ
ルファスシリコン又はポリシリコン12を型どりする
(パターン)ことである。図12は、窒化物層16及び
従来の乾式エッチング技法を用いてエッチングしたアモ
ルファスシリコン又はポリシリコン12を示す。アモル
ファスシリコン又はポリシリコン層12aは、アモルフ
ァスシリコン又はポリシリコン12aが不純物濃度プロ
フィルル14aであるために、側壁はわずかに凹面状と
なる。不純物濃度が大きくなれば、エッチングプロセス
が加速される。
【0040】次に、図13に示すように、アモルファス
シリコン又はポリシリコン12aは酸化される。不純物
濃度が最も大きい場所において、酸化物バンパの成長速
度がより大きい。図8及び9を参照して、不純物濃度
は、アモルファスシリコン又はポリシリコン12aの中
央近傍において最も大きい。酸化物バンパ20aは、ア
モルファスシリコン又はポリシリコン12aの中央近傍
において、最も速くかつ最も厚く成長する。酸化速度
は、アモルファスシリコン又はポリシリコン12の中央
近傍において最も大きく、不純物濃度が低下すると共に
低下する。酸化物が成長するにつれて、残りの酸化され
ないアモルファスシリコン又はポリシリコン12aは、
2つの基部24a及び2つの鋭い頂点26aを有する2
つの対立したチップ構造体22aを形成する。酸化物バ
ンパ20a及びアモルファスシリコン又はポリシリコン
12aは、部分的、或いは、疑似的な放物線関係を形成
する。酸化速度についてはよく解明されており、従って
容易に制御可能であるので、チップ構造22aの大きさ
及び形状は精密に制御できる。
【0041】図14に示すように、高原化されたフォト
レジスト28層は、露出表面上でスピンされる。この過
程は、上側チップをレバーの腕に取り付ける方法を提供
するために行われる。図15において、上側チップの基
部24a上に窒化物層16が現れるように、フォトレジ
スト28はエッチングされる。次に図16に示すよう
に、最初に窒化物層16が除去され、フォトレジスト2
8及び上側チップの基部26aの表面上に金属30又は
他の材料の層が析出される。
【0042】基板の他の部分、又は、基板上の酸化物又
は他の構造体に付着させるために金属30が、任意の従
来の方法によって型どられた後で、図17に示すように
一対の対立したチップ22aを露出させるために、フォ
トレジスト28及び酸化物バンパ22aを除去すること
ができる。
【図面の簡単な説明】
【図1】アモルファスシリコン又はポリシリコンの構造
的な層を析出した後の基板の断面である。
【図2】図1に示すアモルファスシリコン又はポリシリ
コンの構造的な層における不純物濃度を示すグラフであ
る。
【図3】窒化物析出後における図1に示す基板の断面で
ある。
【図4】フォトレジストの型どり後における図3に示す
基板の断面である。
【図5】アモルファスシリコン又はポリシリコンの構造
的な層の型どりの後における図4に示す基板の断面であ
る。
【図6】酸化の後における図5に示す基板の断面であ
る。
【図7】チップ構造体を露出するために酸化物を除去し
た後における図6に示す基板の断面である。
【図8】アモルファスシリコン又はポリシリコンの構造
的な層の析出後における基板の断面である。
【図9】図8に示すアモルファスシリコン又はポリシリ
コンの構造的な層における不純物濃度を示すグラフであ
る。
【図10】窒化物析出後における図8に示す基板の断面
である。
【図11】フォトレジスト型どり後における図10に示
す基板の断面である。
【図12】アモルファスシリコン又はポリシリコンの構
造的な層を型どった後における図11に示す基板の断面
である。
【図13】酸化の後における図12に示す基板の断面で
ある。
【図14】フォトレジスト析出後における図13に示す
基板の断面である。
【図15】フォトレジストの型どり後における図14に
示す基板の断面である。
【図16】金属析出後における図15に示す基板の断面
である。
【図17】フォトレジスト及び酸化物を除去した後にお
ける図16に示す基板の断面である。
【符号の説明】
10 基板,11 表面,12 アモルファスシリコン
又はポリシリコン,13 界面,14 濃度プロフィ
ル,16 窒化物層,20 酸化物バンパ,22チップ
構造,24 基部,26 頂点,28 フォトレジス
ト,30 金属

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 a.全体的に平面状の表面から伸延する壁手段を持つ構
    造部材を提供する過程を有し、前記側壁は全体的に平面
    状の表面から間隔を保って全体的に平面状の表面に平行
    な表面を持ち、前記側壁は前記の壁手段の一部分が前記
    側壁の残りの部分の不純物濃度よりもより高い不純物濃
    度を有するバンパの成長を制御する材料を持つ前記の表
    面の間に配置されるような濃度勾配を持つバンパ成長制
    御材料を持ち、 b.前記の壁手段を前記バンパ手段に変換するために前
    記の壁手段の中にバンパ手段を成長させる過程を有し、
    前記壁手段の未変換部分上に少なくとも1つの先細状チ
    ップを形成するために比較的濃度の高いバンパ成長制御
    材料の部分において完全な変換を生じさせ、前記壁手段
    の残りの部分においてはより低い完全度の変換を生じさ
    せ、 c.先細状チップが露出するように前記の壁手段から前
    記の壁手段を除去する過程を有することからなるチップ
    形成のプロセス。
JP14814593A 1992-07-02 1993-06-18 チップ形成のプロセス Expired - Fee Related JP3464500B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US908200 1992-07-02
US07/908,200 US5269877A (en) 1992-07-02 1992-07-02 Field emission structure and method of forming same

Publications (2)

Publication Number Publication Date
JPH0689655A true JPH0689655A (ja) 1994-03-29
JP3464500B2 JP3464500B2 (ja) 2003-11-10

Family

ID=25425354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14814593A Expired - Fee Related JP3464500B2 (ja) 1992-07-02 1993-06-18 チップ形成のプロセス

Country Status (4)

Country Link
US (1) US5269877A (ja)
EP (1) EP0578428B1 (ja)
JP (1) JP3464500B2 (ja)
DE (1) DE69305258T2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532177A (en) * 1993-07-07 1996-07-02 Micron Display Technology Method for forming electron emitters
US6187604B1 (en) 1994-09-16 2001-02-13 Micron Technology, Inc. Method of making field emitters using porous silicon
AU4145196A (en) * 1994-11-04 1996-05-31 Micron Display Technology, Inc. Method for sharpening emitter sites using low temperature oxidation processes
US5780347A (en) * 1996-05-20 1998-07-14 Kapoor; Ashok K. Method of forming polysilicon local interconnects
GB2378569B (en) * 2001-08-11 2006-03-22 Univ Dundee Improved field emission backplate
GB2378570B (en) * 2001-08-11 2005-11-16 Univ Dundee Improved field emission backplate

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472959A (en) * 1977-11-24 1979-06-11 Hitachi Ltd Formation method of electrode of semiconductor device
US4375643A (en) * 1980-02-14 1983-03-01 Xerox Corporation Application of grown oxide bumper insulators to a high-speed VLSI SASMESFET
US4878900A (en) * 1988-07-27 1989-11-07 Sundt Thoralf M Surgical probe and suction device

Also Published As

Publication number Publication date
DE69305258T2 (de) 1997-03-13
DE69305258D1 (de) 1996-11-14
EP0578428A1 (en) 1994-01-12
US5269877A (en) 1993-12-14
EP0578428B1 (en) 1996-10-09
JP3464500B2 (ja) 2003-11-10

Similar Documents

Publication Publication Date Title
US6277712B1 (en) Multilayered wafer with thick sacrificial layer using porous silicon or porous silicon oxide and fabrication method thereof
US4900692A (en) Method of forming an oxide liner and active area mask for selective epitaxial growth in an isolation trench
JPH0689655A (ja) 電界放出構造体及びその形成方法
US4654119A (en) Method for making submicron mask openings using sidewall and lift-off techniques
US5966617A (en) Multiple local oxidation for surface micromachining
TWI269382B (en) Method for manufacturing isolation structures in a semiconductor device
JPH088445A (ja) 8個のビームを有するブリッジ型シリコン加速度センサーの製造方法および該製造方法により製造される加速度センサー
JPH02304927A (ja) 半導体装置の製造方法
JP2896072B2 (ja) 半導体素子のフィールド酸化膜の形成方法
US5149397A (en) Fabrication methods for micromechanical elements
JPH02203549A (ja) 半導体装置の製造方法
JPH079930B2 (ja) 半導体装置の製造方法
JPH03110856A (ja) 半導体装置の製造方法
JPH01143231A (ja) 半導体装置の製造方法
JPS5815247A (ja) 半導体装置の製造方法
JPH02283029A (ja) 半導体装置の製造方法
JPH0152900B2 (ja)
JPH05251436A (ja) シリコンデバイスのアイソレーション法
JPH0191433A (ja) 半導体装置及びその製造方法
JPH06167802A (ja) 位相シフトマスクの製造方法
JPS6271247A (ja) 半導体装置の製造方法
JPH01206645A (ja) 半導体装置の製造方法
JPH02205014A (ja) 半導体装置の製造方法
JPH02158134A (ja) 半導体装置の製造方法
JPH03155639A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030718

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080822

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080822

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090822

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090822

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100822

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110822

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110822

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120822

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees