JPH0685681A - Σδデータコンバータ - Google Patents
ΣδデータコンバータInfo
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- JPH0685681A JPH0685681A JP23375092A JP23375092A JPH0685681A JP H0685681 A JPH0685681 A JP H0685681A JP 23375092 A JP23375092 A JP 23375092A JP 23375092 A JP23375092 A JP 23375092A JP H0685681 A JPH0685681 A JP H0685681A
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Abstract
(57)【要約】
【目的】 入力値に対する直線性誤差ピークの影響を受
けず、広範囲で直線性誤差特性の良いΣΔデータコンバ
ータを実現することにある。 【構成】 ΣΔ変調器を用い、このΣΔ変調器が発生す
る直線性誤差ピークを減少させることにより、直線性誤
差特性を改善するΣΔデータコンバータにおいて、入力
が接続され、入力のフルスケール付近で直線性誤差特性
が良い低次ΣΔ変調器と、入力が接続され、入力の中心
付近で直線性誤差特性が良い高次ΣΔ変調器と、入力の
値によって低次ΣΔ変調器の出力と高次ΣΔ変調器の出
力とのいずれかを選択する選択手段と、この選択手段の
出力をフィルタリングするフィルタとを設ける。
けず、広範囲で直線性誤差特性の良いΣΔデータコンバ
ータを実現することにある。 【構成】 ΣΔ変調器を用い、このΣΔ変調器が発生す
る直線性誤差ピークを減少させることにより、直線性誤
差特性を改善するΣΔデータコンバータにおいて、入力
が接続され、入力のフルスケール付近で直線性誤差特性
が良い低次ΣΔ変調器と、入力が接続され、入力の中心
付近で直線性誤差特性が良い高次ΣΔ変調器と、入力の
値によって低次ΣΔ変調器の出力と高次ΣΔ変調器の出
力とのいずれかを選択する選択手段と、この選択手段の
出力をフィルタリングするフィルタとを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ΣΔデータコンバータ
に関し、特に直線性誤差特性を改善したΣΔデータコン
バータに関する。
に関し、特に直線性誤差特性を改善したΣΔデータコン
バータに関する。
【０００２】
【従来の技術】ΣΔデータコンバータに用いられるΣΔ
変調器は直流入力時に、ある特定の入力値で直線性誤差
にピークが生じるため精度が悪くなる。この直線性誤差
のピークを減少させるため、入力にディザを印加する方
法が取られている。ここで、ディザ（dither）とは摩
擦、ヒステリシス、妨害等の効果を克服するために導入
される小さな振幅の有用な振動のことである。
変調器は直流入力時に、ある特定の入力値で直線性誤差
にピークが生じるため精度が悪くなる。この直線性誤差
のピークを減少させるため、入力にディザを印加する方
法が取られている。ここで、ディザ（dither）とは摩
擦、ヒステリシス、妨害等の効果を克服するために導入
される小さな振幅の有用な振動のことである。
【０００３】図５はこのような従来のΣΔデータコンバ
ータの一例を示す構成ブロック図である。図５において
１はディザ、２及び３は加算器、４は遅延手段、５は量
子化手段、６はローパスフィルタである。ここで２〜５
はΣΔ変調器５０を、１〜６はΣΔデータコンバータ５
１をそれぞれ構成する。
ータの一例を示す構成ブロック図である。図５において
１はディザ、２及び３は加算器、４は遅延手段、５は量
子化手段、６はローパスフィルタである。ここで２〜５
はΣΔ変調器５０を、１〜６はΣΔデータコンバータ５
１をそれぞれ構成する。
【０００４】加算器２の第１の入力には入力信号が、第
２の入力にはディザ１がそれぞれ接続される。加算器２
の出力は加算器３の一方の入力に接続され、加算器３の
出力は遅延手段４を介して加算器３の他方の入力及び量
子化手段５に接続される。また、量子化手段５の出力は
加算器２の第３の入力及びローパスフィルタ６に接続さ
れ、ローパスフィルタ６は出力信号を出力する。但し、
ここではΣΔデータコンバータ５１の動作説明について
は省略する。
２の入力にはディザ１がそれぞれ接続される。加算器２
の出力は加算器３の一方の入力に接続され、加算器３の
出力は遅延手段４を介して加算器３の他方の入力及び量
子化手段５に接続される。また、量子化手段５の出力は
加算器２の第３の入力及びローパスフィルタ６に接続さ
れ、ローパスフィルタ６は出力信号を出力する。但し、
ここではΣΔデータコンバータ５１の動作説明について
は省略する。
【０００５】ここで、図６及び７はΣΔデータコンバー
タ５１の入力に対する直線性誤差特性を示す特性曲線図
である。図６はディザ１を印加しない場合の直線性誤差
特性を示しており、特定の入力値に対して直線性誤差の
ピークが生じていることが分かる。ここで、図中の”Ｆ
Ｓ”は入力値のフルスケールを示している。
タ５１の入力に対する直線性誤差特性を示す特性曲線図
である。図６はディザ１を印加しない場合の直線性誤差
特性を示しており、特定の入力値に対して直線性誤差の
ピークが生じていることが分かる。ここで、図中の”Ｆ
Ｓ”は入力値のフルスケールを示している。
【０００６】これに対して図７はディザ１を印加した場
合の直線性誤差特性を示している。図７（Ａ）はディザ
振幅を”±１／３２・ＦＳ”、ディザ周波数を”１ＭＨ
ｚ”、図７（Ｂ）はディザ振幅を”±１／４・ＦＳ”、
ディザ周波数を”１ＭＨｚ”とした場合をそれぞれ示し
ている。
合の直線性誤差特性を示している。図７（Ａ）はディザ
振幅を”±１／３２・ＦＳ”、ディザ周波数を”１ＭＨ
ｚ”、図７（Ｂ）はディザ振幅を”±１／４・ＦＳ”、
ディザ周波数を”１ＭＨｚ”とした場合をそれぞれ示し
ている。
【０００７】この結果、ディザを印加してそのディザ振
幅を増加させることにより、図６中”イ”の直線性誤差
ピークは、図７（Ａ）中”ロ”のピーク及び図７（Ｂ）
中”ハ”のピークに示すように減少して行く。
幅を増加させることにより、図６中”イ”の直線性誤差
ピークは、図７（Ａ）中”ロ”のピーク及び図７（Ｂ）
中”ハ”のピークに示すように減少して行く。
【０００８】
【発明が解決しようとする課題】しかし、図５に示す従
来例では、図７（Ａ）及び（Ｂ）のようにディザ振幅を
大きくすれば直線性誤差ピークは減少するが、その反
面”±ＦＳ”付近の誤差が増加して精度が悪化する。ま
た、ディザ振幅が大き過ぎるとローパスフィルタ６にお
いてディザ成分を除去しきれず、ディザ成分がΣΔデー
タコンバータ５１の出力に漏れて精度が悪化する。従っ
て本発明の目的は、入力値に対する直線性誤差ピークの
影響を受けず、広範囲で直線性誤差特性の良いΣΔデー
タコンバータを実現することにある。
来例では、図７（Ａ）及び（Ｂ）のようにディザ振幅を
大きくすれば直線性誤差ピークは減少するが、その反
面”±ＦＳ”付近の誤差が増加して精度が悪化する。ま
た、ディザ振幅が大き過ぎるとローパスフィルタ６にお
いてディザ成分を除去しきれず、ディザ成分がΣΔデー
タコンバータ５１の出力に漏れて精度が悪化する。従っ
て本発明の目的は、入力値に対する直線性誤差ピークの
影響を受けず、広範囲で直線性誤差特性の良いΣΔデー
タコンバータを実現することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明では、ΣΔ変調器を用い、このΣΔ変
調器が発生する直線性誤差ピークを減少させることによ
り、直線性誤差特性を改善するΣΔデータコンバータに
おいて、入力が接続され、入力のフルスケール付近で直
線性誤差特性が良い低次ΣΔ変調器と、入力が接続さ
れ、前記入力の中心付近で直線性誤差特性が良い高次Σ
Δ変調器と、前記入力の値によって前記低次ΣΔ変調器
の出力と前記高次ΣΔ変調器の出力とのいずれかを選択
する選択手段と、この選択手段の出力をフィルタリング
するフィルタとを備えたことを特徴とするものである。
るために、本発明では、ΣΔ変調器を用い、このΣΔ変
調器が発生する直線性誤差ピークを減少させることによ
り、直線性誤差特性を改善するΣΔデータコンバータに
おいて、入力が接続され、入力のフルスケール付近で直
線性誤差特性が良い低次ΣΔ変調器と、入力が接続さ
れ、前記入力の中心付近で直線性誤差特性が良い高次Σ
Δ変調器と、前記入力の値によって前記低次ΣΔ変調器
の出力と前記高次ΣΔ変調器の出力とのいずれかを選択
する選択手段と、この選択手段の出力をフィルタリング
するフィルタとを備えたことを特徴とするものである。
【００１０】
【作用】低次ΣΔ変調器と高次ΣΔ変調器との直線性誤
差特性の良い部分を使い分けることにより、直線性誤差
ピークの影響を受けない。
差特性の良い部分を使い分けることにより、直線性誤差
ピークの影響を受けない。
【００１１】
【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係るΣΔデータコンバータの一実施例で
ある１２ビットＤ／Ａ変換器を示す構成回路図である。
図１において７，８，１０，１１，１６及び１８は加算
器、９，１２及び１７は遅延手段、１３及び１９は比較
器、１４，１５及び２０はマルチプレクサ、２１は選択
手段であるスイッチ、２２は２次のアナログ・フィル
タ、１００は１２ビット入力、１０１はディザ入力、１
０２はアナログ出力である。ここで、７〜１５は２次Σ
ΔＤ／Ａ変調器５２を、１６〜２０は１次ΣΔＤ／Ａ変
調器５３をそれぞれ構成している。
図１は本発明に係るΣΔデータコンバータの一実施例で
ある１２ビットＤ／Ａ変換器を示す構成回路図である。
図１において７，８，１０，１１，１６及び１８は加算
器、９，１２及び１７は遅延手段、１３及び１９は比較
器、１４，１５及び２０はマルチプレクサ、２１は選択
手段であるスイッチ、２２は２次のアナログ・フィル
タ、１００は１２ビット入力、１０１はディザ入力、１
０２はアナログ出力である。ここで、７〜１５は２次Σ
ΔＤ／Ａ変調器５２を、１６〜２０は１次ΣΔＤ／Ａ変
調器５３をそれぞれ構成している。
【００１２】入力１００は加算器７の一方の入力、加算
器１６の第１の入力及びスイッチ２１の制御端子に入力
される。加算器７の他方の入力にはマルチプレクサ１５
の出力が接続され、加算器７の出力は加算器８の一方の
入力に接続される。加算器８の出力は遅延手段９及び加
算器１０の一方の入力に接続され、遅延手段９の出力は
加算器８の他方の入力に接続される。加算器１０の他方
の入力にはマルチプレクサ１４の出力が接続され、加算
器１０の出力は加算器１１の一方の入力に接続される。
また、加算器１１の出力は遅延手段１２を介して加算器
１１の他方の入力及び比較器１３に接続される。さら
に、比較器１３の出力はスイッチ２１の一方の入力及び
マルチプレクサ１４、マルチプレクサ１５の制御端子に
接続される。
器１６の第１の入力及びスイッチ２１の制御端子に入力
される。加算器７の他方の入力にはマルチプレクサ１５
の出力が接続され、加算器７の出力は加算器８の一方の
入力に接続される。加算器８の出力は遅延手段９及び加
算器１０の一方の入力に接続され、遅延手段９の出力は
加算器８の他方の入力に接続される。加算器１０の他方
の入力にはマルチプレクサ１４の出力が接続され、加算
器１０の出力は加算器１１の一方の入力に接続される。
また、加算器１１の出力は遅延手段１２を介して加算器
１１の他方の入力及び比較器１３に接続される。さら
に、比較器１３の出力はスイッチ２１の一方の入力及び
マルチプレクサ１４、マルチプレクサ１５の制御端子に
接続される。
【００１３】これに対し、加算器１６の第２の入力には
マルチプレクサ２０の出力が接続され、加算器１６の第
３の入力にはディザ入力１０１が入力される。加算器１
６の出力は加算器１８の一方の入力に接続され、加算器
１８の出力は遅延手段１７及び比較器１９に接続され、
遅延手段１７の出力は加算器１８の他方の入力に接続さ
れる。また、比較器１９の出力はスイッチ２１の他方の
入力及びマルチプレクサ２０の制御端子に接続される。
マルチプレクサ２０の出力が接続され、加算器１６の第
３の入力にはディザ入力１０１が入力される。加算器１
６の出力は加算器１８の一方の入力に接続され、加算器
１８の出力は遅延手段１７及び比較器１９に接続され、
遅延手段１７の出力は加算器１８の他方の入力に接続さ
れる。また、比較器１９の出力はスイッチ２１の他方の
入力及びマルチプレクサ２０の制御端子に接続される。
【００１４】スイッチ２１の出力はアナログ・フィルタ
２２に接続され、アナログ・フィルタ２２はアナログ出
力１０２を出力する。
２２に接続され、アナログ・フィルタ２２はアナログ出
力１０２を出力する。
【００１５】図１に示す実施例の動作を図２及び３を用
いて説明する。ここで、図２はディザ振幅を”±１／３
２・ＦＳ”、ディザ周波数を”１ＭＨｚ”とし、スイッ
チ２１を”イ”側にした場合、即ち１次ΣΔＤ／Ａ変調
器５３を用いた場合の直線性誤差特性を示している。一
方、図３はスイッチ２１を”ロ”側にした場合、即ち２
次ΣΔＤ／Ａ変調器５２を用いた場合の直線性誤差特性
を示している。
いて説明する。ここで、図２はディザ振幅を”±１／３
２・ＦＳ”、ディザ周波数を”１ＭＨｚ”とし、スイッ
チ２１を”イ”側にした場合、即ち１次ΣΔＤ／Ａ変調
器５３を用いた場合の直線性誤差特性を示している。一
方、図３はスイッチ２１を”ロ”側にした場合、即ち２
次ΣΔＤ／Ａ変調器５２を用いた場合の直線性誤差特性
を示している。
【００１６】図２に示すように１次ΣΔＤ／Ａ変換器を
用いた場合には、”イ”、”ロ”、”ハ”、”ニ””及
び”ホ”に示すように、入力値が”±１０２４ＬＳ
Ｂ”、”±６８３ＬＳＢ”及び”０ＬＳＢ”の付近で直
線性誤差のピークを生じてしまい、この直線性誤差ピー
ク付近での直線性誤差特性は悪い。これに対して図３に
示すように２次ΣΔＤ／Ａ変換器を用いた場合には”±
ＦＳ”付近での直線性誤差特性は悪いものの中心付近で
の直線性誤差特性は図２のピークと比較すれば図３に示
す直線性誤差特性の方が良い。
用いた場合には、”イ”、”ロ”、”ハ”、”ニ””及
び”ホ”に示すように、入力値が”±１０２４ＬＳ
Ｂ”、”±６８３ＬＳＢ”及び”０ＬＳＢ”の付近で直
線性誤差のピークを生じてしまい、この直線性誤差ピー
ク付近での直線性誤差特性は悪い。これに対して図３に
示すように２次ΣΔＤ／Ａ変換器を用いた場合には”±
ＦＳ”付近での直線性誤差特性は悪いものの中心付近で
の直線性誤差特性は図２のピークと比較すれば図３に示
す直線性誤差特性の方が良い。
【００１７】ここで、例えば入力値が”−１０２８〜１
０２８ＬＳＢ”の時はスイッチ２１を”ロ”側に、入力
値が”−２０４８〜−１０２８ＬＳＢ”若しくは”１０
２８〜２０４８ＬＳＢ”の時はスイッチ２１を”イ”側
にするように制御することにより、図４に示すような直
線性誤差特性が得られる。
０２８ＬＳＢ”の時はスイッチ２１を”ロ”側に、入力
値が”−２０４８〜−１０２８ＬＳＢ”若しくは”１０
２８〜２０４８ＬＳＢ”の時はスイッチ２１を”イ”側
にするように制御することにより、図４に示すような直
線性誤差特性が得られる。
【００１８】この結果、直線性誤差ピークを生じる入力
の中心付近では２次ΣΔＤ／Ａ変調器５２を用い、入力
が”±ＦＳ”付近では１次ΣΔＤ／Ａ変調器５３を用い
ることにより、広範囲で直線性誤差特性の良いΣΔデー
タコンバータとなる。ここで、２次ΣΔＤ／Ａ変調器５
２は入力の中心付近でのみ用いられ、”±ＦＳ”付近で
は動作しないため、加算器８及び１１のビット幅を小さ
くすることができるので、全体回路のゲート数を減少さ
せることも可能となる。
の中心付近では２次ΣΔＤ／Ａ変調器５２を用い、入力
が”±ＦＳ”付近では１次ΣΔＤ／Ａ変調器５３を用い
ることにより、広範囲で直線性誤差特性の良いΣΔデー
タコンバータとなる。ここで、２次ΣΔＤ／Ａ変調器５
２は入力の中心付近でのみ用いられ、”±ＦＳ”付近で
は動作しないため、加算器８及び１１のビット幅を小さ
くすることができるので、全体回路のゲート数を減少さ
せることも可能となる。
【００１９】なお、本実施例ではΣΔＤ／Ａ変換器を例
にして説明しているが、ΣΔＡ／Ｄ変換器に用いること
も可能である。また、本実施例では入力値が”−１０２
８〜１０２８ＬＳＢ”の時に２次ΣΔＤ／Ａ変調器を用
いているがこれに限るわけではなく、任意に設定するこ
とが可能である。また、ΣΔＤ／Ａ変換器は１次及び２
次に限られるわけではなく、低次及び高次ΣΔ変調器を
組み合わせることによっても可能である。さらに、ディ
ザ入力も目的に応じて任意に設定することが可能であ
る。
にして説明しているが、ΣΔＡ／Ｄ変換器に用いること
も可能である。また、本実施例では入力値が”−１０２
８〜１０２８ＬＳＢ”の時に２次ΣΔＤ／Ａ変調器を用
いているがこれに限るわけではなく、任意に設定するこ
とが可能である。また、ΣΔＤ／Ａ変換器は１次及び２
次に限られるわけではなく、低次及び高次ΣΔ変調器を
組み合わせることによっても可能である。さらに、ディ
ザ入力も目的に応じて任意に設定することが可能であ
る。
【００２０】
【発明の効果】以上説明したことら明らかなように、本
発明によれば次のような効果がある。入力値に対して低
次及び高次ΣΔ変調器を使い分けることにより、入力値
に対する直線性誤差ピークの影響を受けず、広範囲で直
線性誤差特性の良いΣΔデータコンバータが実現でき
る。
発明によれば次のような効果がある。入力値に対して低
次及び高次ΣΔ変調器を使い分けることにより、入力値
に対する直線性誤差ピークの影響を受けず、広範囲で直
線性誤差特性の良いΣΔデータコンバータが実現でき
る。
【図１】本発明に係るΣΔデータコンバータの一実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図２】本実施例における１次Ｄ／Ａ変調器のみを用い
た場合の直線性誤差特性を示す特性曲線図である。
た場合の直線性誤差特性を示す特性曲線図である。
【図３】本実施例における２次Ｄ／Ａ変調器のみを用い
た場合の直線性誤差特性を示す特性曲線図である。
た場合の直線性誤差特性を示す特性曲線図である。
【図４】図１における１次及び２次Ｄ／Ａ変調器を使い
分けた場合の直線性誤差特性を示す特性曲線図である。
分けた場合の直線性誤差特性を示す特性曲線図である。
【図５】従来のΣΔデータコンバータの一例を示す構成
ブロック図である。
ブロック図である。
【図６】ディザを印加しない場合の従来のΣΔデータコ
ンバータの直線性誤差特性を示す特性曲線図である。
ンバータの直線性誤差特性を示す特性曲線図である。
【図７】ディザを印加した場合の従来のΣΔデータコン
バータの直線性誤差特性を示す特性曲線図である。
バータの直線性誤差特性を示す特性曲線図である。
１ ディザ ２，３，７，８，１０，１１，１６，１８ 加算器 ４，９，１２，１７ 遅延手段 ５ 量子化手段 ６ ローパスフィルタ １３，１９ 比較器 １４，１５，２０ マルチプレクサ ２１ スイッチ ２２ アナログ・フィルタ ５０ ΣΔ変調器 ５１ ΣΔデータコンバータ ５２ ２次ΣΔＤ／Ａ変調器 ５３ １次ΣΔＤ／Ａ変調器 １００ 入力 １０１ ディザ入力 １０２ 出力
Claims (1)
- 【請求項１】ΣΔ変調器を用い、このΣΔ変調器が発生
する直線性誤差ピークを減少させることにより、直線性
誤差特性を改善するΣΔデータコンバータにおいて、 入力が接続され、入力のフルスケール付近で直線性誤差
特性が良い低次ΣΔ変調器と、 入力が接続され、前記入力の中心付近で直線性誤差特性
が良い高次ΣΔ変調器と、 前記入力の値によって前記低次ΣΔ変調器の出力と前記
高次ΣΔ変調器の出力とのいずれかを選択する選択手段
と、 この選択手段の出力をフィルタリングするフィルタとを
備えたことを特徴とするΣΔデータコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23375092A JPH0685681A (ja) | 1992-09-01 | 1992-09-01 | Σδデータコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23375092A JPH0685681A (ja) | 1992-09-01 | 1992-09-01 | Σδデータコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685681A true JPH0685681A (ja) | 1994-03-25 |
Family
ID=16959994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23375092A Pending JPH0685681A (ja) | 1992-09-01 | 1992-09-01 | Σδデータコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685681A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0938221A2 (en) * | 1998-02-24 | 1999-08-25 | Lucent Technologies Inc. | Call related information reception using sigma/delta modulation |
-
1992
- 1992-09-01 JP JP23375092A patent/JPH0685681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0938221A2 (en) * | 1998-02-24 | 1999-08-25 | Lucent Technologies Inc. | Call related information reception using sigma/delta modulation |
| EP0938221A3 (en) * | 1998-02-24 | 2000-10-25 | Lucent Technologies Inc. | Call related information reception using sigma/delta modulation |
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