JPH0685285A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0685285A JPH0685285A JP23590692A JP23590692A JPH0685285A JP H0685285 A JPH0685285 A JP H0685285A JP 23590692 A JP23590692 A JP 23590692A JP 23590692 A JP23590692 A JP 23590692A JP H0685285 A JPH0685285 A JP H0685285A
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Abstract
(57)【要約】
【目的】 本発明では、高速スイッチングが可能な逆方
向ダイオードを内蔵して成る表面ゲート型の静電誘導ト
ランジスタなどの半導体装置を提供する。 【構成】 本発明は、トランジスタ領域の周辺部の任意
の箇所に位置するＮ- 型エピタキシャル層３の上面部に
Ｎ+ 型ソース領域７と導通する金属層９ａを設置し、こ
の金属層９ａとＮ- 型エピタキシャル層３とのショット
キー接合を以って、当該箇所にショットキー・バリア・
ダイオード領域１４を構成して成る。また、これに加
え、金属層９ａの周縁部の下方に位置するＮ- 型エピタ
キシャル層３の上層部にＮ- 型ガードリング領域１２を
周回状に設けて成る。
向ダイオードを内蔵して成る表面ゲート型の静電誘導ト
ランジスタなどの半導体装置を提供する。 【構成】 本発明は、トランジスタ領域の周辺部の任意
の箇所に位置するＮ- 型エピタキシャル層３の上面部に
Ｎ+ 型ソース領域７と導通する金属層９ａを設置し、こ
の金属層９ａとＮ- 型エピタキシャル層３とのショット
キー接合を以って、当該箇所にショットキー・バリア・
ダイオード領域１４を構成して成る。また、これに加
え、金属層９ａの周縁部の下方に位置するＮ- 型エピタ
キシャル層３の上層部にＮ- 型ガードリング領域１２を
周回状に設けて成る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、表
面ゲート型の静電誘導トランジスタに関するものであ
り、詳しくは、ドレイン−ソース間に逆方向ダイオード
を内蔵して成る静電誘導トランジスタに係わるものであ
る。
面ゲート型の静電誘導トランジスタに関するものであ
り、詳しくは、ドレイン−ソース間に逆方向ダイオード
を内蔵して成る静電誘導トランジスタに係わるものであ
る。
【０００２】
【従来の技術】例えば、静電誘導トランジスタを電力変
換用のインバータ回路などに用いようとする場合、その
回路の性質上、静電誘導トランジスタのドレイン−ソー
ス間に高速スイッチングが可能なダイオード（フライホ
イール・ダイオード）を逆方向に外部接続する必要が生
じる。このため、そのインバータ回路などの構成時にお
ける当該逆方向ダイオードの外部接続を省略できるよ
う、ドレイン−ソース間に予め逆方向ダイオードを内蔵
して成る静電誘導トランジスタが製造されている。以
下、その逆方向ダイオードを予め内蔵して成る従来の静
電誘導トランジスタの詳細を説明する。
換用のインバータ回路などに用いようとする場合、その
回路の性質上、静電誘導トランジスタのドレイン−ソー
ス間に高速スイッチングが可能なダイオード（フライホ
イール・ダイオード）を逆方向に外部接続する必要が生
じる。このため、そのインバータ回路などの構成時にお
ける当該逆方向ダイオードの外部接続を省略できるよ
う、ドレイン−ソース間に予め逆方向ダイオードを内蔵
して成る静電誘導トランジスタが製造されている。以
下、その逆方向ダイオードを予め内蔵して成る従来の静
電誘導トランジスタの詳細を説明する。
【０００３】図２は、従来例に係る逆方向ダイオードを
内蔵して成る静電誘導トランジスタの形態を示す図であ
り、このうち、同図（ａ）は、その静電誘導トランジス
タの内部構造を示す縦断面図、同図（ｂ）は、その静電
誘導トランジスタの等価回路を示す図である。なお、こ
の従来例においては、マルチチャンネル構造を採る表面
ゲート型の静電誘導トランジスタを例に挙げている。
内蔵して成る静電誘導トランジスタの形態を示す図であ
り、このうち、同図（ａ）は、その静電誘導トランジス
タの内部構造を示す縦断面図、同図（ｂ）は、その静電
誘導トランジスタの等価回路を示す図である。なお、こ
の従来例においては、マルチチャンネル構造を採る表面
ゲート型の静電誘導トランジスタを例に挙げている。
【０００４】まず、同図（ａ）に示すように、この従来
例に係る静電誘導トランジスタにおいては、半導体基板
１の母材を構成する部位として、Ｎ型不純物を高濃度に
含有して成るシリコン基板がＮ+ 型ドレイン領域２に充
てられており、さらに、このＮ+ 型ドレイン領域２を成
すシリコン基板の上面部にエピタキシャル成長を施すこ
とにより、Ｎ型不純物を低濃度に含有して成るＮ- 型エ
ピタキシャル層３が形成されている。そして、これら２
層の半導体領域から成る半導体基板１の上面部、すなわ
ち、Ｎ- 型エピタキシャル層３の上面部には、例えば、
その全面の酸化によってシリコン酸化膜（Ｓi Ｏ2 ）な
どの絶縁膜４が形成され、以下、この絶縁膜４の部分除
去と再形成とを繰り返しながら、Ｎ- 型エピタキシャル
層３の上層部及び表層部に対し、例えば、拡散法やイオ
ン打込み法などの手法を用いてＰ型不純物又はＮ型不純
物を選択的に導入することにより、この静電誘導トラン
ジスタに、トランジスタ領域とダイオード領域とを構成
するために必要な各半導体領域が形成される。
例に係る静電誘導トランジスタにおいては、半導体基板
１の母材を構成する部位として、Ｎ型不純物を高濃度に
含有して成るシリコン基板がＮ+ 型ドレイン領域２に充
てられており、さらに、このＮ+ 型ドレイン領域２を成
すシリコン基板の上面部にエピタキシャル成長を施すこ
とにより、Ｎ型不純物を低濃度に含有して成るＮ- 型エ
ピタキシャル層３が形成されている。そして、これら２
層の半導体領域から成る半導体基板１の上面部、すなわ
ち、Ｎ- 型エピタキシャル層３の上面部には、例えば、
その全面の酸化によってシリコン酸化膜（Ｓi Ｏ2 ）な
どの絶縁膜４が形成され、以下、この絶縁膜４の部分除
去と再形成とを繰り返しながら、Ｎ- 型エピタキシャル
層３の上層部及び表層部に対し、例えば、拡散法やイオ
ン打込み法などの手法を用いてＰ型不純物又はＮ型不純
物を選択的に導入することにより、この静電誘導トラン
ジスタに、トランジスタ領域とダイオード領域とを構成
するために必要な各半導体領域が形成される。
【０００５】すなわち、上述の手法を用いることによ
り、Ｎ- 型エピタキシャル層３の上層部には、共にＰ型
不純物を低濃度に含有して成る複数のＰ- 型チャンネル
領域５が所定の間隔をおきながら所定の深度で形成され
ており、これらＰ- 型チャンネル領域５のそれぞれの周
縁部の側方に位置するＮ- 型エピタキシャル層３の上層
部には、それらＰ- 型チャンネル領域５の全てが相互に
包囲されるよう、Ｐ型不純物を高濃度に含有して成るＰ
+ 型ゲート領域６がＰ- 型チャンネル領域５の形成深度
よりも深い深度で形成されている。そして、それらＰ-
型チャンネル領域５のそれぞれの表層部には、共にＮ型
不純物を高濃度に含有して成るＮ+ 型ソース領域７が極
めて浅い深度で形成されており、以上のＰ- 型チャンネ
ル領域５、Ｐ+ 型ゲート領域６及びＮ+ 型ソース領域７
と、前述のＮ+ 型ドレイン領域２及びＮ- 型エピタキシ
ャル層３とを以って、半導体基板１の主要部にトランジ
スタ領域が構成されることになる。
り、Ｎ- 型エピタキシャル層３の上層部には、共にＰ型
不純物を低濃度に含有して成る複数のＰ- 型チャンネル
領域５が所定の間隔をおきながら所定の深度で形成され
ており、これらＰ- 型チャンネル領域５のそれぞれの周
縁部の側方に位置するＮ- 型エピタキシャル層３の上層
部には、それらＰ- 型チャンネル領域５の全てが相互に
包囲されるよう、Ｐ型不純物を高濃度に含有して成るＰ
+ 型ゲート領域６がＰ- 型チャンネル領域５の形成深度
よりも深い深度で形成されている。そして、それらＰ-
型チャンネル領域５のそれぞれの表層部には、共にＮ型
不純物を高濃度に含有して成るＮ+ 型ソース領域７が極
めて浅い深度で形成されており、以上のＰ- 型チャンネ
ル領域５、Ｐ+ 型ゲート領域６及びＮ+ 型ソース領域７
と、前述のＮ+ 型ドレイン領域２及びＮ- 型エピタキシ
ャル層３とを以って、半導体基板１の主要部にトランジ
スタ領域が構成されることになる。
【０００６】一方、このトランジスタ領域の周辺部の任
意の箇所に位置するＮ- 型エピタキシャル層３の上層部
（図の右側）には、同じく、前述の不純物導入の手法を
用いることにより、Ｐ型不純物を高濃度に含有して成る
Ｐ+ 型アノード領域８がＰ+型ゲート領域６の形成深度
と同一の深度で形成されており、以上のＮ- 型エピタキ
シャル層３とＰ+ 型アノード領域８とのＰＮ接合を以っ
て、半導体基板１の当該箇所にダイオード領域が構成さ
れることになる。なお、Ｐ+ 型アノード領域８の形態が
Ｐ+ 型ゲート領域６の形態と同一であるのは、この静電
誘導トランジスタの製造工程を簡略化するために、Ｐ+
型アノード領域８を形成するためのＰ型不純物の導入
を、単に、Ｐ+ 型ゲート領域６を形成するためのＰ型不
純物の導入と同時に行った結果に過ぎない。
意の箇所に位置するＮ- 型エピタキシャル層３の上層部
（図の右側）には、同じく、前述の不純物導入の手法を
用いることにより、Ｐ型不純物を高濃度に含有して成る
Ｐ+ 型アノード領域８がＰ+型ゲート領域６の形成深度
と同一の深度で形成されており、以上のＮ- 型エピタキ
シャル層３とＰ+ 型アノード領域８とのＰＮ接合を以っ
て、半導体基板１の当該箇所にダイオード領域が構成さ
れることになる。なお、Ｐ+ 型アノード領域８の形態が
Ｐ+ 型ゲート領域６の形態と同一であるのは、この静電
誘導トランジスタの製造工程を簡略化するために、Ｐ+
型アノード領域８を形成するためのＰ型不純物の導入
を、単に、Ｐ+ 型ゲート領域６を形成するためのＰ型不
純物の導入と同時に行った結果に過ぎない。
【０００７】以上のように、半導体基板１に全ての半導
体領域が形成されると、この時点においてＮ- 型エピタ
キシャル層３の上面部に設置されている絶縁膜４が、図
中では、Ｎ+ 型ソース領域７のそれぞれの上面部とＰ+
型アノード領域８の上面部とに関してコンタクトが得ら
れるような状態に最終形成され、さらに、この状態に絶
縁膜４が最終形成された半導体基板１の上面部には、例
えば、その全面に真空蒸着法やスパッタリング法などの
手法を用いてアルミニウムなどの金属の粒子を堆積させ
た後に、そのうちの不要部分を除去することにより、Ｎ
+ 型ソース領域７のそれぞれの上面部に接触した状態の
ソース電極９と、このソース電極９の一部を成し、か
つ、Ｐ+ 型アノード領域８の上面部に接触した状態のソ
ース・ボンディング・パッド９ａとが設置されている。
一方、半導体基板１の下面部には、同じく、その全面に
真空蒸着法やスパッタリング法などの手法を用いてアル
ミニウムなどの金属の粒子を堆積させることにより、Ｎ
+ 型ドレイン領域２の下面部に接触した状態のドレイン
電極１０が設置されている。また、ソース電極９が設置
された半導体基板１の上面部には、例えば、その全面に
ＣＶＤ法（化学的気相堆積法）などの手法を用いて所定
の合成樹脂を堆積させた後に、そのうちの不要部分を除
去することにより、ソース・ボンディング・パッド９ａ
の上面部が露出する状態で保護膜１１が設置されてい
る。
体領域が形成されると、この時点においてＮ- 型エピタ
キシャル層３の上面部に設置されている絶縁膜４が、図
中では、Ｎ+ 型ソース領域７のそれぞれの上面部とＰ+
型アノード領域８の上面部とに関してコンタクトが得ら
れるような状態に最終形成され、さらに、この状態に絶
縁膜４が最終形成された半導体基板１の上面部には、例
えば、その全面に真空蒸着法やスパッタリング法などの
手法を用いてアルミニウムなどの金属の粒子を堆積させ
た後に、そのうちの不要部分を除去することにより、Ｎ
+ 型ソース領域７のそれぞれの上面部に接触した状態の
ソース電極９と、このソース電極９の一部を成し、か
つ、Ｐ+ 型アノード領域８の上面部に接触した状態のソ
ース・ボンディング・パッド９ａとが設置されている。
一方、半導体基板１の下面部には、同じく、その全面に
真空蒸着法やスパッタリング法などの手法を用いてアル
ミニウムなどの金属の粒子を堆積させることにより、Ｎ
+ 型ドレイン領域２の下面部に接触した状態のドレイン
電極１０が設置されている。また、ソース電極９が設置
された半導体基板１の上面部には、例えば、その全面に
ＣＶＤ法（化学的気相堆積法）などの手法を用いて所定
の合成樹脂を堆積させた後に、そのうちの不要部分を除
去することにより、ソース・ボンディング・パッド９ａ
の上面部が露出する状態で保護膜１１が設置されてい
る。
【０００８】そして、以上の構成により、同図（ｂ）に
示すように、ドレイン−ソース間、すなわち、ドレイン
電極１０とソース電極９に連なるソース・ボンディング
・パッド９ａとの間に逆方向ダイオード（図中のシンボ
ルを参照）を内蔵して成るマルチチャンネル構造を採る
表面ゲート型の静電誘導トランジスタが得られるように
なる。
示すように、ドレイン−ソース間、すなわち、ドレイン
電極１０とソース電極９に連なるソース・ボンディング
・パッド９ａとの間に逆方向ダイオード（図中のシンボ
ルを参照）を内蔵して成るマルチチャンネル構造を採る
表面ゲート型の静電誘導トランジスタが得られるように
なる。
【０００９】
【発明が解決しようとする課題】ところで、上述した静
電誘導トランジスタにおいては、その製造工程を簡略化
するために、Ｐ+ 型アノード領域８を形成するためのＰ
型不純物の導入をＰ+ 型ゲート領域６を形成するための
Ｐ型不純物の導入と同時に行っていることから、そのＰ
+ 型アノード領域８におけるＰ型不純物の濃度が比較的
高い状態となっている。このため、そのＰ型不純物の導
入工程において、Ｐ+ 型アノード領域８に多くの少数キ
ャリアが導入されてしまい、この静電誘導トランジスタ
の実動作時においては、その少数キャリアが、ダイオー
ド領域を構成するＮ- 型エピタキシャル層３とＰ+ 型ア
ノード領域８との接合部付近に一時的に蓄積されてしま
う。すなわち、上述の構成の逆方向ダイオードでは、ダ
イオード領域の接合部付近に少数キャリアなどの逆回復
電荷が多く存在しているため、その逆方向ダイオードの
スイッチング速度が遅くなってしまう。
電誘導トランジスタにおいては、その製造工程を簡略化
するために、Ｐ+ 型アノード領域８を形成するためのＰ
型不純物の導入をＰ+ 型ゲート領域６を形成するための
Ｐ型不純物の導入と同時に行っていることから、そのＰ
+ 型アノード領域８におけるＰ型不純物の濃度が比較的
高い状態となっている。このため、そのＰ型不純物の導
入工程において、Ｐ+ 型アノード領域８に多くの少数キ
ャリアが導入されてしまい、この静電誘導トランジスタ
の実動作時においては、その少数キャリアが、ダイオー
ド領域を構成するＮ- 型エピタキシャル層３とＰ+ 型ア
ノード領域８との接合部付近に一時的に蓄積されてしま
う。すなわち、上述の構成の逆方向ダイオードでは、ダ
イオード領域の接合部付近に少数キャリアなどの逆回復
電荷が多く存在しているため、その逆方向ダイオードの
スイッチング速度が遅くなってしまう。
【００１０】本発明は、以上のような実情に鑑みて為さ
れたものであり、その目的は、より高速なスイッチング
が可能な逆方向ダイオードを内蔵して成る半導体装置を
提供することにある。
れたものであり、その目的は、より高速なスイッチング
が可能な逆方向ダイオードを内蔵して成る半導体装置を
提供することにある。
【００１１】
【課題を解決するための手段】まず、本発明は、Ｎ型不
純物を低濃度に含有して成るエピタキシャル層の上層部
にＰ型不純物を低濃度に含有して成るチャンネル領域を
具備するとともに、このチャンネル領域の周縁部の側方
に位置するエピタキシャル層の上層部にＰ型不純物を高
濃度に含有して成るゲート領域を具備し、さらに、チャ
ンネル領域の表層部にＮ型不純物を高濃度に含有して成
るソース領域を具備して成る半導体装置に適用されるも
のであり、チャンネル領域、ゲート領域及びソース領域
を含んで構成されるトランジスタ領域の周辺部の任意の
箇所に位置するエピタキシャル層の上面部に対し、ソー
ス領域と導通する金属層を設置し、この金属層とエピタ
キシャル層とのショットキー接合を以って、当該箇所に
ショットキー・ダイオード領域を構成して成ることを特
徴とするものである。
純物を低濃度に含有して成るエピタキシャル層の上層部
にＰ型不純物を低濃度に含有して成るチャンネル領域を
具備するとともに、このチャンネル領域の周縁部の側方
に位置するエピタキシャル層の上層部にＰ型不純物を高
濃度に含有して成るゲート領域を具備し、さらに、チャ
ンネル領域の表層部にＮ型不純物を高濃度に含有して成
るソース領域を具備して成る半導体装置に適用されるも
のであり、チャンネル領域、ゲート領域及びソース領域
を含んで構成されるトランジスタ領域の周辺部の任意の
箇所に位置するエピタキシャル層の上面部に対し、ソー
ス領域と導通する金属層を設置し、この金属層とエピタ
キシャル層とのショットキー接合を以って、当該箇所に
ショットキー・ダイオード領域を構成して成ることを特
徴とするものである。
【００１２】また、以上の構成に加え、金属層の周縁部
の下方に位置するエピタキシャル層の上層部に対し、チ
ャンネル領域の形態と同一の形態を成す第１ガードリン
グ領域を周回状に設けて成ることを特徴とするものであ
る。
の下方に位置するエピタキシャル層の上層部に対し、チ
ャンネル領域の形態と同一の形態を成す第１ガードリン
グ領域を周回状に設けて成ることを特徴とするものであ
る。
【００１３】
【作用】まず、本発明においては、トランジスタ領域の
周辺部の任意の箇所に位置するエピタキシャル層の上面
部に設置された金属層により、この金属層とエピタキシ
ャル層との接触面にショットキー接合が形成されるよう
になり、その当該箇所に少数キャリアの蓄積が殆どない
ダイオード領域が構成されるようになる。
周辺部の任意の箇所に位置するエピタキシャル層の上面
部に設置された金属層により、この金属層とエピタキシ
ャル層との接触面にショットキー接合が形成されるよう
になり、その当該箇所に少数キャリアの蓄積が殆どない
ダイオード領域が構成されるようになる。
【００１４】また、金属層の周縁部の下方に位置するエ
ピタキシャル層の上層部にチャンネル領域の形態と同一
の形態で周回状に設けられたガードリング領域により、
ショットキー接合から成るダイオード領域の耐圧が容易
に高められるようになる。
ピタキシャル層の上層部にチャンネル領域の形態と同一
の形態で周回状に設けられたガードリング領域により、
ショットキー接合から成るダイオード領域の耐圧が容易
に高められるようになる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は、本発明の一実施例に係
る逆方向ダイオードを内蔵して成る静電誘導トランジス
タの形態を示す図であり、このうち、同図（ａ）は、そ
の静電誘導トランジスタの内部構造を示す縦断面図、同
図（ｂ）は、その静電誘導トランジスタの等価回路を示
す図である。なお、この一実施例においても、従来例と
同様、マルチチャンネル構造を採る表面ゲート型の静電
誘導トランジスタを例に挙げており、しかも、そのトラ
ンジスタ領域の構成については従来例と同一である。従
って、本図においては、従来例に示した部位と同一の部
位について同一の符号を付すものとし、さらに、この一
実施例の説明に際しては、この発明の特徴部分を成すダ
イオード領域の構成を中心に行うものとする。
ながら詳細に説明する。図１は、本発明の一実施例に係
る逆方向ダイオードを内蔵して成る静電誘導トランジス
タの形態を示す図であり、このうち、同図（ａ）は、そ
の静電誘導トランジスタの内部構造を示す縦断面図、同
図（ｂ）は、その静電誘導トランジスタの等価回路を示
す図である。なお、この一実施例においても、従来例と
同様、マルチチャンネル構造を採る表面ゲート型の静電
誘導トランジスタを例に挙げており、しかも、そのトラ
ンジスタ領域の構成については従来例と同一である。従
って、本図においては、従来例に示した部位と同一の部
位について同一の符号を付すものとし、さらに、この一
実施例の説明に際しては、この発明の特徴部分を成すダ
イオード領域の構成を中心に行うものとする。
【００１６】まず、同図（ａ）に示すように、この一実
施例に係る静電誘導トランジスタにおいては、Ｎ+ 型ド
レイン領域２、Ｎ- 型エピタキシャル層３、Ｐ- 型チャ
ンネル領域５、Ｐ+ 型ゲート領域６及びＮ+ 型ソース領
域７を以ってトランジスタ領域が構成され、その周辺部
の任意の箇所に位置するＮ- 型エピタキシャル層３（図
の右側）の上面部に対し、ソース電極９を介しながらＮ
+ 型ソース領域７と導通する金属層９ａが設置されてい
る。さらに、この金属層９ａの専有領域は絶縁膜４及び
保護膜１１によって設定されている。そして、この金属
層９ａとＮ- 型エピタキシャル層３とのショットキー接
合を以って、半導体基板１の当該箇所にショットキー・
ダイオード領域が構成されるようになっている。なお、
この金属層９ａは、例えばソース・ボンディング・パッ
ドとして利用される。
施例に係る静電誘導トランジスタにおいては、Ｎ+ 型ド
レイン領域２、Ｎ- 型エピタキシャル層３、Ｐ- 型チャ
ンネル領域５、Ｐ+ 型ゲート領域６及びＮ+ 型ソース領
域７を以ってトランジスタ領域が構成され、その周辺部
の任意の箇所に位置するＮ- 型エピタキシャル層３（図
の右側）の上面部に対し、ソース電極９を介しながらＮ
+ 型ソース領域７と導通する金属層９ａが設置されてい
る。さらに、この金属層９ａの専有領域は絶縁膜４及び
保護膜１１によって設定されている。そして、この金属
層９ａとＮ- 型エピタキシャル層３とのショットキー接
合を以って、半導体基板１の当該箇所にショットキー・
ダイオード領域が構成されるようになっている。なお、
この金属層９ａは、例えばソース・ボンディング・パッ
ドとして利用される。
【００１７】また、金属層９ａの周縁部の下方に位置す
るＮ- 型エピタキシャル層３の上層部には、Ｐ- 型チャ
ンネル領域５の形態、すなわち、そのＰ- 型チャンネル
領域５におけるＰ型不純物の含有濃度及び形成深度と同
一の形態を成すＰ- 型ガードリング領域１２が周回状に
設けられている。なお、このＰ- 型ガードリング領域１
２の形成は、それと形態が対応するＰ- 型チャンネル領
域５の形成と同時に行うことが可能である。
るＮ- 型エピタキシャル層３の上層部には、Ｐ- 型チャ
ンネル領域５の形態、すなわち、そのＰ- 型チャンネル
領域５におけるＰ型不純物の含有濃度及び形成深度と同
一の形態を成すＰ- 型ガードリング領域１２が周回状に
設けられている。なお、このＰ- 型ガードリング領域１
２の形成は、それと形態が対応するＰ- 型チャンネル領
域５の形成と同時に行うことが可能である。
【００１８】ここで、以上のＰ- 型ガードリング領域１
２の作用について説明すれば次のようになる。すなわ
ち、Ｐ- 型ガードリング領域１２は金属層９ａの周縁部
と導通状態にあり、この静電誘導トランジスタの実動作
時において、金属層９ａを介してＰ- 型ガードリング領
域１２に逆バイアスが加えられると、これにより、周囲
のＮ- 型エピタキシャル層３に空乏層が広がってダイオ
ード領域の耐圧が高められる。また、金属層９ａとＰ-
型ガードリング領域１２との接触状態は、Ｐ- 型ガード
リング領域１２の導電型がＰ型であり、オーミック接触
となり、このオーミック接触となる部分を除くＮ- 型エ
ピタキシャル層３と金属層９ａとの接触面についての
み、周知のように少数キャリアの蓄積が殆どないショッ
トキー接合が形成されるようになり、これにより、その
当該箇所に、極めて高速なスイッチングが可能なショッ
トキー・バリア・ダイオード領域１４が得られるように
なる。
２の作用について説明すれば次のようになる。すなわ
ち、Ｐ- 型ガードリング領域１２は金属層９ａの周縁部
と導通状態にあり、この静電誘導トランジスタの実動作
時において、金属層９ａを介してＰ- 型ガードリング領
域１２に逆バイアスが加えられると、これにより、周囲
のＮ- 型エピタキシャル層３に空乏層が広がってダイオ
ード領域の耐圧が高められる。また、金属層９ａとＰ-
型ガードリング領域１２との接触状態は、Ｐ- 型ガード
リング領域１２の導電型がＰ型であり、オーミック接触
となり、このオーミック接触となる部分を除くＮ- 型エ
ピタキシャル層３と金属層９ａとの接触面についての
み、周知のように少数キャリアの蓄積が殆どないショッ
トキー接合が形成されるようになり、これにより、その
当該箇所に、極めて高速なスイッチングが可能なショッ
トキー・バリア・ダイオード領域１４が得られるように
なる。
【００１９】そして、以上の構成により、同図（ｂ）に
示すように、ドレイン−ソース間、すなわち、ドレイン
電極１０とソース電極９に連なる金属層９ａとの間に、
ショッキー・バリア・ダイオード領域１４によって実現
される逆方向ダイオード（図中のシンボルを参照）を内
蔵して成るマルチチャンネル構造を採る表面ゲート型の
静電誘導トランジスタが得られるようになる。
示すように、ドレイン−ソース間、すなわち、ドレイン
電極１０とソース電極９に連なる金属層９ａとの間に、
ショッキー・バリア・ダイオード領域１４によって実現
される逆方向ダイオード（図中のシンボルを参照）を内
蔵して成るマルチチャンネル構造を採る表面ゲート型の
静電誘導トランジスタが得られるようになる。
【００２０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、トランジスタ領域の周辺部の任意の箇所に位置
するエピタキシャル層の上面部に設置された金属層によ
り、この金属層とエピタキシャル層との接触面に、少数
キャリアの蓄積が殆どないショットキー接合から成るダ
イオード領域が形成されるようになり、これにより、極
めて高速なスイッチングが可能な逆方向ダイオードを内
蔵して成る半導体装置が得られるようになる。
よれば、トランジスタ領域の周辺部の任意の箇所に位置
するエピタキシャル層の上面部に設置された金属層によ
り、この金属層とエピタキシャル層との接触面に、少数
キャリアの蓄積が殆どないショットキー接合から成るダ
イオード領域が形成されるようになり、これにより、極
めて高速なスイッチングが可能な逆方向ダイオードを内
蔵して成る半導体装置が得られるようになる。
【００２１】また、金属層の周縁部の下方に位置するエ
ピタキシャル層の上層部に周回状に設けられたガードリ
ング領域により、ショットキー接合から成るダイオード
領域の耐圧が容易に高められるようになる。しかも、ガ
ードリング領域はチャンネル領域と同一の工程で形成す
ることができるので、この半導体装置の製造工程が特に
複雑化するようなことはない。
ピタキシャル層の上層部に周回状に設けられたガードリ
ング領域により、ショットキー接合から成るダイオード
領域の耐圧が容易に高められるようになる。しかも、ガ
ードリング領域はチャンネル領域と同一の工程で形成す
ることができるので、この半導体装置の製造工程が特に
複雑化するようなことはない。
【図１】本発明の一実施例に係る逆方向ダイオードを内
蔵して成る静電誘導トランジスタの形態を示す図であ
り、（ａ）はその静電誘導トランジスタの内部構造を示
す縦断面図、（ｂ）はその静電誘導トランジスタの等価
回路を示す図である。
蔵して成る静電誘導トランジスタの形態を示す図であ
り、（ａ）はその静電誘導トランジスタの内部構造を示
す縦断面図、（ｂ）はその静電誘導トランジスタの等価
回路を示す図である。
【図２】従来例に係る逆方向ダイオードを内蔵して成る
静電誘導トランジスタの形態を示す図であり、（ａ）は
その静電誘導トランジスタの内部構造を示す縦断面図、
（ｂ）はその静電誘導トランジスタの等価回路を示す図
である。
静電誘導トランジスタの形態を示す図であり、（ａ）は
その静電誘導トランジスタの内部構造を示す縦断面図、
（ｂ）はその静電誘導トランジスタの等価回路を示す図
である。
１ 半導体基板 ２ Ｎ+ 型ドレイン領域 ３ Ｎ- 型エピタキシャル層 ４ 絶縁膜 ５ Ｐ- 型チャンネル領域 ６ Ｐ+ 型ゲート領域 ７ Ｎ+ 型ソース領域 ９ ソース電極 ９ａ 金属層 １０ ドレイン電極 １１ 保護膜 １２ Ｐ- 型ガードリング領域 １４ ショットキー・バリア・ダイオード領域
Claims (2)
- 【請求項１】 Ｎ型不純物を低濃度に含有して成るエピ
タキシャル層の上層部にＰ型不純物を低濃度に含有して
成るチャンネル領域を具備するとともに、該チャンネル
領域の周縁部の側方に位置する前記エピタキシャル層の
上層部にＰ型不純物を高濃度に含有して成るゲート領域
を具備し、さらに、前記チャンネル領域の表層部にＮ型
不純物を高濃度に含有するソース領域を具備して成る半
導体装置であって、 前記チャンネル領域、前記ゲート領域及び前記ソース領
域を含んで構成されるトランジスタ領域の周辺部に位置
する前記エピタキシャル層の上面部に、前記ソース領域
と導通する金属層を設置し、当該箇所に該金属層と前記
エピタキシャル層で形成されるショットキー・ダイオー
ド領域を構成して成ることを特徴とする半導体装置。 - 【請求項２】 前記金属層の周縁部の下方に位置する前
記エピタキシャル層の上層部に対し、前記チャンネル領
域の形態と同一の形態を成すガードリング領域を周回状
に設けて成ることを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23590692A JPH0685285A (ja) | 1992-09-03 | 1992-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23590692A JPH0685285A (ja) | 1992-09-03 | 1992-09-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685285A true JPH0685285A (ja) | 1994-03-25 |
Family
ID=16992992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23590692A Withdrawn JPH0685285A (ja) | 1992-09-03 | 1992-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685285A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068760A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| US7112865B2 (en) | 1997-06-02 | 2006-09-26 | Fuji Electric Holdings Co., Ltd. | Diode and method for manufacturing the same |
-
1992
- 1992-09-03 JP JP23590692A patent/JPH0685285A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112865B2 (en) | 1997-06-02 | 2006-09-26 | Fuji Electric Holdings Co., Ltd. | Diode and method for manufacturing the same |
| US7187054B2 (en) | 1997-06-02 | 2007-03-06 | Fuji Electric Holdings Co., Ltd. | Diode and method for manufacturing the same |
| US7276771B2 (en) | 1997-06-02 | 2007-10-02 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| JP2003068760A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |