JPH0685026A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0685026A JPH0685026A JP4231007A JP23100792A JPH0685026A JP H0685026 A JPH0685026 A JP H0685026A JP 4231007 A JP4231007 A JP 4231007A JP 23100792 A JP23100792 A JP 23100792A JP H0685026 A JPH0685026 A JP H0685026A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- lead frame
- ground
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】本発明は半導体装置に関し、チップステージ部
と信号端子とのショート不良を検出することができるよ
うにすることを目的とする。 【構成】リードフレーム１上に半導体チップ２を固着し
てなる半導体装置であって、前記半導体チップ２のグラ
ンド、または電源部３とリードフレーム１のチップステ
ージ部４を予め適宜手段により電気的に導通させてお
き、グランド、または電源用端子５と各信号端子６との
間でショート試験を行うことにより、チップステージ部
４と信号端子６間のショート不良を検出可能なように構
成する。
と信号端子とのショート不良を検出することができるよ
うにすることを目的とする。 【構成】リードフレーム１上に半導体チップ２を固着し
てなる半導体装置であって、前記半導体チップ２のグラ
ンド、または電源部３とリードフレーム１のチップステ
ージ部４を予め適宜手段により電気的に導通させてお
き、グランド、または電源用端子５と各信号端子６との
間でショート試験を行うことにより、チップステージ部
４と信号端子６間のショート不良を検出可能なように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のである。
のである。
【０００２】
【従来の技術】従来の半導体装置の構成を図３に示す。
この従来例において、半導体装置は、リードフレーム１
のチップステージ部４上に固着された半導体チップ２の
ボンディングパッド８、８・・とリードフレーム１のリ
ード部９とを金線１０等でボンディングし、合成樹脂材
等の封止材１１で封止して形成される。
この従来例において、半導体装置は、リードフレーム１
のチップステージ部４上に固着された半導体チップ２の
ボンディングパッド８、８・・とリードフレーム１のリ
ード部９とを金線１０等でボンディングし、合成樹脂材
等の封止材１１で封止して形成される。
【０００３】
【発明が解決しようとする課題】上述した従来例におい
て、半導体装置の組立工程の異常により、リードフレー
ム１が変形し、隣接するリード部９、９同士がショート
しても、組立後の電気的試験で不良を抽出することが可
能であるが、リード部９とチップステージ部４とがショ
ートした場合、チップ底面の酸化絶縁膜による絶縁によ
り、短時間の電気的試験では不良とならないために、該
電気的試験での不良の抽出が困難であり、市場に出てか
ら酸化絶縁膜の絶縁劣化が生じ、半導体装置の故障が発
生するという欠点を有するものであった。
て、半導体装置の組立工程の異常により、リードフレー
ム１が変形し、隣接するリード部９、９同士がショート
しても、組立後の電気的試験で不良を抽出することが可
能であるが、リード部９とチップステージ部４とがショ
ートした場合、チップ底面の酸化絶縁膜による絶縁によ
り、短時間の電気的試験では不良とならないために、該
電気的試験での不良の抽出が困難であり、市場に出てか
ら酸化絶縁膜の絶縁劣化が生じ、半導体装置の故障が発
生するという欠点を有するものであった。
【０００４】本発明は、以上の欠点を解消すべくなされ
たものであって、チップステージ部と信号端子とのショ
ート不良を確実に検出することができる半導体装置を提
供することを目的とする。
たものであって、チップステージ部と信号端子とのショ
ート不良を確実に検出することができる半導体装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図１に示すように、リードフレー
ム１上に半導体チップ２を固着してなる半導体装置であ
って、前記半導体チップ２のグランド、または電源部３
とリードフレーム１のチップステージ部４を予め適宜手
段により電気的に導通させておき、グランド、または電
源用端子５と各信号端子６との間でショート試験を行う
ことにより、チップステージ部４と信号端子６間のショ
ート不良を検出可能とした半導体装置を提供することに
より達成される。
は、実施例に対応する図１に示すように、リードフレー
ム１上に半導体チップ２を固着してなる半導体装置であ
って、前記半導体チップ２のグランド、または電源部３
とリードフレーム１のチップステージ部４を予め適宜手
段により電気的に導通させておき、グランド、または電
源用端子５と各信号端子６との間でショート試験を行う
ことにより、チップステージ部４と信号端子６間のショ
ート不良を検出可能とした半導体装置を提供することに
より達成される。
【０００６】また、前記半導体チップ２のグランド、ま
たは電源部３とリードフレーム１のチップステージ部４
との間をワイヤボンディングにより接続することも可能
であり、さらに、前記半導体チップ２のチップステージ
部４への接合面をエッチングしてシリコン露出部を形成
し、該接合面を導電性接着剤７によりチップステージ部
４に接合することも可能である。
たは電源部３とリードフレーム１のチップステージ部４
との間をワイヤボンディングにより接続することも可能
であり、さらに、前記半導体チップ２のチップステージ
部４への接合面をエッチングしてシリコン露出部を形成
し、該接合面を導電性接着剤７によりチップステージ部
４に接合することも可能である。
【０００７】
【作用】本発明において、半導体チップ２のグランド、
または電源部３とリードフレーム１のチップステージ部
４とは、予め適宜手段により接続されている。この結
果、半導体チップ２のグランド、あるいは電源端子と各
信号端子６部間のショート試験を行い、その間の抵抗値
を測定するだけで、チップステージ部４との短絡が検出
可能となる。
または電源部３とリードフレーム１のチップステージ部
４とは、予め適宜手段により接続されている。この結
果、半導体チップ２のグランド、あるいは電源端子と各
信号端子６部間のショート試験を行い、その間の抵抗値
を測定するだけで、チップステージ部４との短絡が検出
可能となる。
【０００８】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図１に本発明の実施例を示
す。半導体装置は、リードフレーム１を有し、該リード
フレーム１の中央部に配置される矩形のチップステージ
部４上に半導体チップ２が固着される。
基づいて詳細に説明する。図１に本発明の実施例を示
す。半導体装置は、リードフレーム１を有し、該リード
フレーム１の中央部に配置される矩形のチップステージ
部４上に半導体チップ２が固着される。
【０００９】半導体チップ２は、リードフレーム１への
接合面と反対面に複数のボンディングパッド８、８・・
を備えており、各ボンディングパッド８とリードフレー
ム１の信号端子６、および電源またはグランド用端子４
とは、金線１０等によりワイヤボンディングされて接続
される。
接合面と反対面に複数のボンディングパッド８、８・・
を備えており、各ボンディングパッド８とリードフレー
ム１の信号端子６、および電源またはグランド用端子４
とは、金線１０等によりワイヤボンディングされて接続
される。
【００１０】また、上記ボンディングパッド８の内、グ
ランド用端子４に対応するボンディングパッド（グラン
ド部３）は、該グランド用端子４以外に、図において符
号１０’で示す金線等により、チップステージ部４と接
続される。なお、図１において１１は上記リードフレー
ム１、および半導体チップ２を封止するための封止材を
示す。
ランド用端子４に対応するボンディングパッド（グラン
ド部３）は、該グランド用端子４以外に、図において符
号１０’で示す金線等により、チップステージ部４と接
続される。なお、図１において１１は上記リードフレー
ム１、および半導体チップ２を封止するための封止材を
示す。
【００１１】しかして、上述した実施例において、半導
体装置を組立後、グランド用端子４と各信号端子６との
間の導通試験を行うと、信号端子６がチップステージ部
４とショートしている場合には、該当する信号端子６と
グランド端子との間の抵抗値が零となるために、ショー
トの存在を検出することができる。
体装置を組立後、グランド用端子４と各信号端子６との
間の導通試験を行うと、信号端子６がチップステージ部
４とショートしている場合には、該当する信号端子６と
グランド端子との間の抵抗値が零となるために、ショー
トの存在を検出することができる。
【００１２】なお、図１に示す実施例において、チップ
ステージ部４は、半導体チップ２のグランド部３に接続
される場合を示したが、この外に、電源用パッドに接続
することも可能である。
ステージ部４は、半導体チップ２のグランド部３に接続
される場合を示したが、この外に、電源用パッドに接続
することも可能である。
【００１３】図２に本発明の第２の実施例を示す。この
実施例において、半導体チップ２のリードフレーム１へ
の接合面に自然形成される酸化絶縁膜１２は、エッチン
グにより除去されており、導電性を有する接着剤７によ
りチップステージ部４に固着される。なお、図２に示し
た実施例において、エッチングは半導体チップ２の接合
面全面に渡って施されているが、一部をエッチングする
ことも可能である。
実施例において、半導体チップ２のリードフレーム１へ
の接合面に自然形成される酸化絶縁膜１２は、エッチン
グにより除去されており、導電性を有する接着剤７によ
りチップステージ部４に固着される。なお、図２に示し
た実施例において、エッチングは半導体チップ２の接合
面全面に渡って施されているが、一部をエッチングする
ことも可能である。
【００１４】したがってこの実施例において、半導体チ
ップ２は、シリコン基板部が酸化絶縁膜１２を介するこ
となく直に接合した状態となり、所定の抵抗値をもって
グランド用端子４に接続されることとなるために、グラ
ンド用端子４と各信号端子６とのショーと試験を行い、
その間の抵抗値を測定することにより、チップステージ
部４とのショートの存在を検出することが可能となる。
ップ２は、シリコン基板部が酸化絶縁膜１２を介するこ
となく直に接合した状態となり、所定の抵抗値をもって
グランド用端子４に接続されることとなるために、グラ
ンド用端子４と各信号端子６とのショーと試験を行い、
その間の抵抗値を測定することにより、チップステージ
部４とのショートの存在を検出することが可能となる。
【００１５】
【発明の効果】以上の説明より明らかなように、本発明
による半導体装置によれば、信号端子とリードフレーム
のチップステージ部とのショートを容易に検出すること
ができるので、製品の信頼性を高めることができる。
による半導体装置によれば、信号端子とリードフレーム
のチップステージ部とのショートを容易に検出すること
ができるので、製品の信頼性を高めることができる。
【図１】本発明の実施例を示す説明図である。
【図２】本発明の第２の実施例を示す説明図である。
【図３】従来例を示す説明図である。
１ リードフレーム ２ 半導体チップ ３ グランド、電源部 ４ チップステージ部 ５ グランド、電源用端子 ６ 信号端子 ７ 導電性接着剤
Claims (3)
- 【請求項１】リードフレーム(１)上に半導体チップ(２)
を固着してなる半導体装置であって、 前記半導体チップ(２)のグランド、または電源部(３)と
リードフレーム(１)のチップステージ部(４)を予め適宜
手段により電気的に導通させておき、 グランド、または電源用端子(５)と各信号端子(６)との
間でショート試験を行うことにより、チップステージ部
(４)と信号端子(６)間のショート不良を検出可能とした
半導体装置。 - 【請求項２】前記半導体チップ(２)のグランド、または
電源部(３)とリードフレーム(１)のチップステージ部
(４)とは、ワイヤボンディングにより接続される請求項
１記載の半導体装置。 - 【請求項３】前記半導体チップ(２)のチップステージ部
(４)への接合面をエッチングしてシリコン露出部を形成
し、該接合面を導電性接着剤(７)によりチップステージ
部(４)に接合する請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231007A JPH0685026A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231007A JPH0685026A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685026A true JPH0685026A (ja) | 1994-03-25 |
Family
ID=16916785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231007A Withdrawn JPH0685026A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685026A (ja) |
-
1992
- 1992-08-31 JP JP4231007A patent/JPH0685026A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |