JPH0680498B2 - 共有メモリのアクセス制御方式 - Google Patents
共有メモリのアクセス制御方式Info
- Publication number
- JPH0680498B2 JPH0680498B2 JP57147648A JP14764882A JPH0680498B2 JP H0680498 B2 JPH0680498 B2 JP H0680498B2 JP 57147648 A JP57147648 A JP 57147648A JP 14764882 A JP14764882 A JP 14764882A JP H0680498 B2 JPH0680498 B2 JP H0680498B2
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- JP
- Japan
- Prior art keywords
- address
- processing device
- mode
- online
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 本発明は、１台のグローバルメモリ（共有メモリ）を中
心に複数台の処理装置を結合するように構成されている
マルチシステムに係り、特に、複数の処理装置でプログ
ラムのデバツグを並行して行なう場合に好適な共有メモ
リの制御方法に関する。
心に複数台の処理装置を結合するように構成されている
マルチシステムに係り、特に、複数の処理装置でプログ
ラムのデバツグを並行して行なう場合に好適な共有メモ
リの制御方法に関する。
従来のマルチシステムは、プラント制御に必要な情報を
集約したグローバルデータを中心として、複数の処理装
置で業務を分担し並列に処理するプラントデータベース
システム、業務を分割して処理するＮ台の処理装置に対
して、１台のバツクアツプ用処理装置を備えた高信頼化
システムの実現をねらつている。
集約したグローバルデータを中心として、複数の処理装
置で業務を分担し並列に処理するプラントデータベース
システム、業務を分割して処理するＮ台の処理装置に対
して、１台のバツクアツプ用処理装置を備えた高信頼化
システムの実現をねらつている。
第１図に従来のマルチシステムのハードウエア構成例を
示す。１から３は処理装置、10は複数の処理装置間で共
有するメモリ（グローバルメモリ）、20は各処理装置間
の相互連絡用のバス機構、21から22は入出力装置（30,3
1）を、23から24はフアイル装置（40,41）を複数の処理
装置間で共有するための制御機構である。
示す。１から３は処理装置、10は複数の処理装置間で共
有するメモリ（グローバルメモリ）、20は各処理装置間
の相互連絡用のバス機構、21から22は入出力装置（30,3
1）を、23から24はフアイル装置（40,41）を複数の処理
装置間で共有するための制御機構である。
複数の処理装置から命令語でアクセスできるグローバル
メモリ10に、プラント制御情報およびシステム管理情報
を格納する。グローバルメモリ10の障害はシステムダウ
ンとなるため、二重化構成となつている。
メモリ10に、プラント制御情報およびシステム管理情報
を格納する。グローバルメモリ10の障害はシステムダウ
ンとなるため、二重化構成となつている。
各処理装置は、グローバルメモリ10と処理装置間相互連
絡用バス機構20を使つて、互いに同期をとりながらプラ
ント制御を遂行していく。
絡用バス機構20を使つて、互いに同期をとりながらプラ
ント制御を遂行していく。
オンライン制御系の処理と並行に、待機予備系の処理装
置を使つて、プログラムをデバツクしようとする場合、
このプログラムはグローバルメモリ内のプラント制御情
報をアクセスし、その情報を破壊してしまい、その結果
としてオンライン制御系のシステムダウンを引き起す。
置を使つて、プログラムをデバツクしようとする場合、
このプログラムはグローバルメモリ内のプラント制御情
報をアクセスし、その情報を破壊してしまい、その結果
としてオンライン制御系のシステムダウンを引き起す。
オンライン制御系をシステムダウンさせないためには、
デバツグ系をオンライン制御系から分離独立させなけれ
ばならない。
デバツグ系をオンライン制御系から分離独立させなけれ
ばならない。
このために、グローバルメモリが二重化構成となつてい
ることに注目し、一台の処理装置でプログラムのデバツ
グを行なう場合、グローバルメモリの二重化を一重化構
成に変更し、片方をオンライン系、他方をデバツグ系か
らだけアクセスできるように制御する方法がある。しか
し、この方法では３台系以上のマルチシステムに不適当
であるという欠点を有する。
ることに注目し、一台の処理装置でプログラムのデバツ
グを行なう場合、グローバルメモリの二重化を一重化構
成に変更し、片方をオンライン系、他方をデバツグ系か
らだけアクセスできるように制御する方法がある。しか
し、この方法では３台系以上のマルチシステムに不適当
であるという欠点を有する。
本発明の目的は、複数の処理装置でプログラムのデバツ
グを並行に行なえ、あるいは、オンライン制御系の処理
に並行して、複数の処理装置でのデバツグを行なえるグ
ローバルメモリアクセス制御方式を提供することにあ
る。
グを並行に行なえ、あるいは、オンライン制御系の処理
に並行して、複数の処理装置でのデバツグを行なえるグ
ローバルメモリアクセス制御方式を提供することにあ
る。
ある処理装置でプログラムのデバツグを行なう場合、デ
バツグ系をオンライン系から分離独立させる。
バツグ系をオンライン系から分離独立させる。
このとき、グローバルメモリを分離し、デバツグ系とオ
ンライン系の処理装置はそれぞれ論理的には同一アドレ
スであつても、物理的には別々のデータをアクセスでき
るようにする。
ンライン系の処理装置はそれぞれ論理的には同一アドレ
スであつても、物理的には別々のデータをアクセスでき
るようにする。
ところで、グローバルメモリには、プラント制御情報、
およびシステム管理情報が格納されている。システム管
理情報に関しては、マルチシステムを維持するために、
デバツグ系とオンライン制御系とで、同一情報を共有し
なければならないので、システム管理情報エリアは分離
しない。一方プラント制御情報に関しては、デバツグ系
とオンライン制御系とで相互に干渉しないように、その
格納エリアを全面的に分離する。
およびシステム管理情報が格納されている。システム管
理情報に関しては、マルチシステムを維持するために、
デバツグ系とオンライン制御系とで、同一情報を共有し
なければならないので、システム管理情報エリアは分離
しない。一方プラント制御情報に関しては、デバツグ系
とオンライン制御系とで相互に干渉しないように、その
格納エリアを全面的に分離する。
以下、本発明の一実施例を第２図に示す。この実施例
は、仮想メモリ制御におけるアドレス変換機構を利用す
るものに関する。
は、仮想メモリ制御におけるアドレス変換機構を利用す
るものに関する。
各処理装置毎にアドレス変換機構101（201）を備える。
アドレス変換機構101（201）は、仮想メモリ102（202）
上の論理アドレスを主メモリ103（203）上あるいはクロ
ーバルメモリ10上の物理アドレスに変換する。
アドレス変換機構101（201）は、仮想メモリ102（202）
上の論理アドレスを主メモリ103（203）上あるいはクロ
ーバルメモリ10上の物理アドレスに変換する。
グローバルメモリ10上にはシステム管理情報エリア10
S、ブラント制御情報エリア10Aが配置されている。同様
に、仮想メモリ102（202）上にもシステム管理情報エリ
ア102S（202S）、プラント制御情報エリア102A（202A）
が配置されている。
S、ブラント制御情報エリア10Aが配置されている。同様
に、仮想メモリ102（202）上にもシステム管理情報エリ
ア102S（202S）、プラント制御情報エリア102A（202A）
が配置されている。
オンラインモードの場合には、各処理装置の仮想メモリ
上の102S（202S）をグローバルメモリ上の10Sに対応づ
ける。および102A（202A）を10Aに対応づける。このと
き、グローバルメモリ10は共有メモリとしての機能を果
たすことになる。
上の102S（202S）をグローバルメモリ上の10Sに対応づ
ける。および102A（202A）を10Aに対応づける。このと
き、グローバルメモリ10は共有メモリとしての機能を果
たすことになる。
ここで、処理装置２の運転モードをデバツグモードに変
更したとする。
更したとする。
デバツグモードの場合、グローバルメモリ10上の空エリ
アに、疑似プラント制御情報エリア10Bを配置する。そ
して、処理装置２の仮想メモリ202上のプラント制御情
報エリア202Aとグローバルメモリ10との対応関係を、10
Aから10Bへ変更する。このとき、プラント制御情報エリ
アは、オンライン制御系とデバツグ系とで分離されたこ
とになる。
アに、疑似プラント制御情報エリア10Bを配置する。そ
して、処理装置２の仮想メモリ202上のプラント制御情
報エリア202Aとグローバルメモリ10との対応関係を、10
Aから10Bへ変更する。このとき、プラント制御情報エリ
アは、オンライン制御系とデバツグ系とで分離されたこ
とになる。
第２図では、処理装置が２台の場合の実施例を示した
が、３台以上の場合も同様である。
が、３台以上の場合も同様である。
第３図に、運転モードによる物理アドレスの切換え機構
を示す。
を示す。
各処理装置にMODEレジスタ205を備え、当該処理装置の
運転モードを管理する。MODE＝０はオンラインモード、
MODE＝１はデバツグモードを表わす。
運転モードを管理する。MODE＝０はオンラインモード、
MODE＝１はデバツグモードを表わす。
アドレス変換機構201は論理アドレス206を物理アドレス
207に変換する。論理アドレス206は複数本の信号からな
るが、これを２つに分割し、一方を論理ページアドレス
2061、他方をページ内アドレス2062と称する。論理ペー
ジアドレス2061を物理ページアドレス2064に変換し、物
理ページアドレス2064とページ内アドレス2062を合せ
て、物理アドレス207とする。
207に変換する。論理アドレス206は複数本の信号からな
るが、これを２つに分割し、一方を論理ページアドレス
2061、他方をページ内アドレス2062と称する。論理ペー
ジアドレス2061を物理ページアドレス2064に変換し、物
理ページアドレス2064とページ内アドレス2062を合せ
て、物理アドレス207とする。
全ての論理ページアドレス2061に対応して物理ページア
ドレスを記憶する２つのページテーブル2012と2014を備
え、それらを格納するメモリ2016を有する。および、ペ
ージテーブル2012の先頭アドレスを記憶するレジスタ20
11と、ページテーブル2014の先頭アドレスを記憶するレ
ジスタ2013を備える。
ドレスを記憶する２つのページテーブル2012と2014を備
え、それらを格納するメモリ2016を有する。および、ペ
ージテーブル2012の先頭アドレスを記憶するレジスタ20
11と、ページテーブル2014の先頭アドレスを記憶するレ
ジスタ2013を備える。
ページテーブル2012はオンラインモード時の物理ページ
アドレスを記憶し、ページテーブル2014はデバツグモー
ド時の物理ページアドレスを記憶する。
アドレスを記憶し、ページテーブル2014はデバツグモー
ド時の物理ページアドレスを記憶する。
任意の論理ページアドレス2061に対して、ページテーブ
ルの先頭アドレス2065を加えてメモリ2016のアドレス20
63とし、当該論理ページアドレスに対応して、ページテ
ーブル2012あるいは2014の一方から物理ページアドレス
を読み出し2064に出力する。
ルの先頭アドレス2065を加えてメモリ2016のアドレス20
63とし、当該論理ページアドレスに対応して、ページテ
ーブル2012あるいは2014の一方から物理ページアドレス
を読み出し2064に出力する。
MODEレジスタ205とページテーブル先頭アドレス・セレ
クタ回路2015が、２つのページテーブル2012,2014の一
方を選択する。
クタ回路2015が、２つのページテーブル2012,2014の一
方を選択する。
すなわち、MODEレジスタ205がオンラインモードの場合
には、ページテーブル2012の先頭アドレス2011を2065に
出力し、任意の論理ページアドレス2061に対応して、ペ
ージテーブル2012からオンラインモード時の物理アドレ
スを読み出し2064に出力する。
には、ページテーブル2012の先頭アドレス2011を2065に
出力し、任意の論理ページアドレス2061に対応して、ペ
ージテーブル2012からオンラインモード時の物理アドレ
スを読み出し2064に出力する。
MODEレジスタ205がデバツグモードの場合には、ページ
テーブル2014の先頭アドレス2013を2065に出力し、任意
の論理ページアドレス2061に対応して、ページテーブル
2014からデバツグモード時の物理アドレスを読み出し20
64に出力する。
テーブル2014の先頭アドレス2013を2065に出力し、任意
の論理ページアドレス2061に対応して、ページテーブル
2014からデバツグモード時の物理アドレスを読み出し20
64に出力する。
メモリ2016、レジスタ2011,2013の内容はプログラムに
より初期設定および途中変更可能な書き換え手段を有す
る。
より初期設定および途中変更可能な書き換え手段を有す
る。
任意の処理装置を立上げるとき、オペレータの指示に従
つてMODEレジスタ205に運転モード（オンラインあるい
はデバツグモード）を設定する。および、オンライン用
変換情報2011,2012とデバツグ用変換情報2013,2014を設
定し、アドレス変換機構をイニシヤライズする。
つてMODEレジスタ205に運転モード（オンラインあるい
はデバツグモード）を設定する。および、オンライン用
変換情報2011,2012とデバツグ用変換情報2013,2014を設
定し、アドレス変換機構をイニシヤライズする。
任意の処理装置をオンラインモードからデバツグモード
へ移行する場合、一担オンラインモードから停止モード
に移行し、オンライン処理を完全に停止したのちに、デ
バツグモードとして立上げる。デバツグモードからオン
ラインモードへ移行する場合も同様である。
へ移行する場合、一担オンラインモードから停止モード
に移行し、オンライン処理を完全に停止したのちに、デ
バツグモードとして立上げる。デバツグモードからオン
ラインモードへ移行する場合も同様である。
また、2011,2012,2013,2014のアドレス変換情報は、処
理装置の障害を備え、フアイル装置にコピーを保持して
おく。
理装置の障害を備え、フアイル装置にコピーを保持して
おく。
以上説明したごとく本発明によれば、仮想メモリ制御の
アドレス変換機構を利用して、簡単にグローバルメモリ
を分離し、それぞれの処理装置用の専用エリアを作り出
すことができるので、複数の処理装置で相互に影響する
ことなくプログラムのデバツグを並行に行なえるように
なる。
アドレス変換機構を利用して、簡単にグローバルメモリ
を分離し、それぞれの処理装置用の専用エリアを作り出
すことができるので、複数の処理装置で相互に影響する
ことなくプログラムのデバツグを並行に行なえるように
なる。
またオンライン制御中に他の処理装置でプログラムのデ
バツグを行なつても、デバツグ系がオンライン制御系の
情報を破壊することがなくなるので、それが原因するシ
ステムダウン事故がなくなる。
バツグを行なつても、デバツグ系がオンライン制御系の
情報を破壊することがなくなるので、それが原因するシ
ステムダウン事故がなくなる。
第１図はマルチシステムのハードウエア構成図、第２図
は仮想メモリ制御のアドレス変換機構を利用したグロー
バルメモリの分離方式の説明図、第３図は運転モードに
よる物理アドレスの切換え機構のブロツク図である。
は仮想メモリ制御のアドレス変換機構を利用したグロー
バルメモリの分離方式の説明図、第３図は運転モードに
よる物理アドレスの切換え機構のブロツク図である。
Claims (1)
- 【請求項１】複数の処理装置が共有メモリを介して結合
するように構成されているマルチシステムにおいて、そ
れぞれの処理装置に、該共有メモリに対する論理アドレ
スを物理アドレスに変換するアドレス変換装置を備え、
各処理装置が通常動作をするときには各処理装置の該ア
ドレス変換装置に、各処理装置が該共有メモリの共有エ
リアをアクセスするためのアドレス変換情報を設定して
おき、ある処理装置がプログラムのデバツグを行なう場
合には、当該処理装置とが該共有エリア以外の専用エリ
アをアクセスするためのアドレス変換情報を当該処理装
置のアドレス変換装置にセツトすることを特徴とする共
有メモリのアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147648A JPH0680498B2 (ja) | 1982-08-27 | 1982-08-27 | 共有メモリのアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147648A JPH0680498B2 (ja) | 1982-08-27 | 1982-08-27 | 共有メモリのアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5938863A JPS5938863A (ja) | 1984-03-02 |
| JPH0680498B2 true JPH0680498B2 (ja) | 1994-10-12 |
Family
ID=15435094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147648A Expired - Lifetime JPH0680498B2 (ja) | 1982-08-27 | 1982-08-27 | 共有メモリのアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680498B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4212531C1 (de) * | 1992-04-15 | 1993-10-21 | Vaw Ver Aluminium Werke Ag | Gas- und Trennmittelzuführungs- und Verteilungssystem für eine Vorrichtung zum Stranggießen |
-
1982
- 1982-08-27 JP JP57147648A patent/JPH0680498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5938863A (ja) | 1984-03-02 |
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