JPH0667969A - グラフィックメモリ装置 - Google Patents
グラフィックメモリ装置Info
- Publication number
- JPH0667969A JPH0667969A JP24547092A JP24547092A JPH0667969A JP H0667969 A JPH0667969 A JP H0667969A JP 24547092 A JP24547092 A JP 24547092A JP 24547092 A JP24547092 A JP 24547092A JP H0667969 A JPH0667969 A JP H0667969A
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Abstract
(57)【要約】
【目的】 グラフィックデータの書込速度を大幅に向上
させる。 【構成】 グラフィックメモリ４は、Ｘ軸方向及びＹ軸
方向に８ビットの幅を持つ正方形領域の６４ビットのデ
ータを１つのアドレスに対する１つのデータとしてアク
セスできる構造となっている。
させる。 【構成】 グラフィックメモリ４は、Ｘ軸方向及びＹ軸
方向に８ビットの幅を持つ正方形領域の６４ビットのデ
ータを１つのアドレスに対する１つのデータとしてアク
セスできる構造となっている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＤＡ（digital diff
erential analyzer ）演算処理等のグラフィック処理で
生成されたグラフィックデータを高速で記憶するのに適
したグラフィックメモリ装置に関する。
erential analyzer ）演算処理等のグラフィック処理で
生成されたグラフィックデータを高速で記憶するのに適
したグラフィックメモリ装置に関する。
【０００２】
【従来の技術】ベクタデータで表現された直線データや
曲線データを点列（ラスタ）データへ変換するためのＤ
ＤＡアルゴリズム等は、グラフィック処理において広く
使用されている。この種のグラフィック処理では、いか
に処理速度を向上させるかが大きな課題であり、このた
めの並列処理技術等が提案されている。
曲線データを点列（ラスタ）データへ変換するためのＤ
ＤＡアルゴリズム等は、グラフィック処理において広く
使用されている。この種のグラフィック処理では、いか
に処理速度を向上させるかが大きな課題であり、このた
めの並列処理技術等が提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、グラフ
ィックデータが高速で求まった場合でも、従来は、メモ
リアクセスの速度がネックとなって前段での処理の高速
化のメリットを活かせないという問題点がある。即ち、
従来のグラフィックメモリは、図６に示すように、１つ
のアドレスに対してデータをＸ軸方向にｎビット並べた
構造としているので、直線データが、例えば図７（ａ）
に示すように、Ｘ軸に対して平行な直線であれば問題は
ないが、図７（ｂ）に示すように、Ｘ軸に対して４５°
方向であると、データの書き込みは１サイクルに１ドッ
トとなり、書込速度が極端に遅くなるという問題点があ
る。
ィックデータが高速で求まった場合でも、従来は、メモ
リアクセスの速度がネックとなって前段での処理の高速
化のメリットを活かせないという問題点がある。即ち、
従来のグラフィックメモリは、図６に示すように、１つ
のアドレスに対してデータをＸ軸方向にｎビット並べた
構造としているので、直線データが、例えば図７（ａ）
に示すように、Ｘ軸に対して平行な直線であれば問題は
ないが、図７（ｂ）に示すように、Ｘ軸に対して４５°
方向であると、データの書き込みは１サイクルに１ドッ
トとなり、書込速度が極端に遅くなるという問題点があ
る。
【０００４】本発明はこのような問題点を解決するため
になされたもので、グラフィックデータの書込速度を大
幅に向上させることができるグラフィックメモリ装置を
提供することを目的とする。
になされたもので、グラフィックデータの書込速度を大
幅に向上させることができるグラフィックメモリ装置を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るグラフィッ
クメモリ装置は、直交座標系における第１軸方向にｎ
（ｎは２以上の整数）ビット、第２軸方向にｎビットの
幅を持つ正方形領域を１つのアドレスで指定される領域
に設定してなることを特徴とする。
クメモリ装置は、直交座標系における第１軸方向にｎ
（ｎは２以上の整数）ビット、第２軸方向にｎビットの
幅を持つ正方形領域を１つのアドレスで指定される領域
に設定してなることを特徴とする。
【０００６】また、本発明に係る他のグラフィックメモ
リ装置は、直交座標系における１つの点の位置を特定す
る座標データを複数並列に入力し、これらの座標データ
を前記直交座標系における第１軸方向にｎ（ｎは２以上
の整数）ビット、第２軸方向にｎビットの幅を持つ正方
形領域を単位とするデータに変換する変換手段と、この
変換手段で変換されたデータを記憶するため前記正方形
領域を１つのアドレスで指定される領域に設定してなる
記憶手段とを具備してなることを特徴とする。
リ装置は、直交座標系における１つの点の位置を特定す
る座標データを複数並列に入力し、これらの座標データ
を前記直交座標系における第１軸方向にｎ（ｎは２以上
の整数）ビット、第２軸方向にｎビットの幅を持つ正方
形領域を単位とするデータに変換する変換手段と、この
変換手段で変換されたデータを記憶するため前記正方形
領域を１つのアドレスで指定される領域に設定してなる
記憶手段とを具備してなることを特徴とする。
【０００７】
【作用】本発明によれば、１つのアドレスで指定される
領域がｎ×ｎの正方形領域となっているので、例えば直
線データの場合、どのような傾きであっても、１つのア
ドレスで指定される領域内に多くの点のデータが収まる
ことになる。図４を例にとって更に具体的に説明する
と、図４のメモリは、８×８ビット、計６４ビットのデ
ータが１つのアドレスで指定される構造となっている。
このメモリに、８つの点からなる点列データを書込む場
合、図４（ａ）の例では、１サイクルで書き込みが終了
する。また、図４（ｂ）に示すような最悪の場合でも、
３サイクルで８つの点のデータの書き込みが終了する。
このように、本発明によれば、グラフィックデータの書
き込み速度を従来に比べて大幅に向上させることができ
る。
領域がｎ×ｎの正方形領域となっているので、例えば直
線データの場合、どのような傾きであっても、１つのア
ドレスで指定される領域内に多くの点のデータが収まる
ことになる。図４を例にとって更に具体的に説明する
と、図４のメモリは、８×８ビット、計６４ビットのデ
ータが１つのアドレスで指定される構造となっている。
このメモリに、８つの点からなる点列データを書込む場
合、図４（ａ）の例では、１サイクルで書き込みが終了
する。また、図４（ｂ）に示すような最悪の場合でも、
３サイクルで８つの点のデータの書き込みが終了する。
このように、本発明によれば、グラフィックデータの書
き込み速度を従来に比べて大幅に向上させることができ
る。
【０００８】なお、入力されるグラフィックデータとし
て複数の点の座標データが与えられるような場合には、
複数の点の座標データを上記正方形領域を単位とするデ
ータに変換する変換手段を設けることにより、本発明の
メモリ構造に適したアクセスが可能になる。
て複数の点の座標データが与えられるような場合には、
複数の点の座標データを上記正方形領域を単位とするデ
ータに変換する変換手段を設けることにより、本発明の
メモリ構造に適したアクセスが可能になる。
【０００９】
【実施例】以下、添付の図面を参照してこの発明の実施
例について説明する。図１は、本発明の一実施例に係る
グラフィックメモリ装置を備えた画像出力システムの構
成を示すブロック図である。プロセッサ１からは、直線
の場合、例えば始点及び終点の座標値から構成されるベ
クタデータが出力される。このベクタデータは、ｎ（ｎ
は２以上の整数）個のＤＤＡ演算回路２1 ，２2 ，…，
２n に供給されている。ｎ個のＤＤＡ演算回路２1 〜２
n は、入力されたベクタデータを並列処理により、ｎ組
の直交座標系におけるＸ軸座標データ及びＹ軸座標デー
タに変換して出力する。これらの座標データは、アドレ
ス・データ変換回路３でアドレスとデータを変換された
のち、グラフィックメモリ４に順次書込まれる。グラフ
ィックメモリ４に書込まれた直線の点列の座標値は、Ｄ
／Ａ変換器５でＤ／Ａ変換された後、モニタ６に表示さ
れたり、プロッタ駆動装置７を介してプロッタ８に出力
される。
例について説明する。図１は、本発明の一実施例に係る
グラフィックメモリ装置を備えた画像出力システムの構
成を示すブロック図である。プロセッサ１からは、直線
の場合、例えば始点及び終点の座標値から構成されるベ
クタデータが出力される。このベクタデータは、ｎ（ｎ
は２以上の整数）個のＤＤＡ演算回路２1 ，２2 ，…，
２n に供給されている。ｎ個のＤＤＡ演算回路２1 〜２
n は、入力されたベクタデータを並列処理により、ｎ組
の直交座標系におけるＸ軸座標データ及びＹ軸座標デー
タに変換して出力する。これらの座標データは、アドレ
ス・データ変換回路３でアドレスとデータを変換された
のち、グラフィックメモリ４に順次書込まれる。グラフ
ィックメモリ４に書込まれた直線の点列の座標値は、Ｄ
／Ａ変換器５でＤ／Ａ変換された後、モニタ６に表示さ
れたり、プロッタ駆動装置７を介してプロッタ８に出力
される。
【００１０】このように構成されたシステムにおいて、
ｎ個のＤＤＡ演算回路２1 〜２n からは、例えば図２に
示すように、ｎ（例えば８）個の連続する点の座標値が
同時に出力される。グラフィックメモリ４は、例えば図
３に示すような構造となっている。このメモリ４は、Ｘ
軸方向及びＹ軸方向に８ビットの幅を持つ正方形領域の
６４ビットのデータを１つのアドレスに対する１つのデ
ータとしてアクセスできる構造となっている。グラフィ
ックメモリ４がこのような構造であると、１回の並列Ｄ
ＤＡ演算で算出された８ドットの点列データは、１〜３
つのアドレス領域に必ず収まることになる。そして、図
４（ａ）に示すように、８ドットの点列データが１つの
アドレス領域に収まっている場合には、１サイクルで書
込が可能になる。また、図４（ｂ）に示す最悪の場合で
も、８ドットの点列データは、３サイクルあればメモリ
３に書込むことができる。
ｎ個のＤＤＡ演算回路２1 〜２n からは、例えば図２に
示すように、ｎ（例えば８）個の連続する点の座標値が
同時に出力される。グラフィックメモリ４は、例えば図
３に示すような構造となっている。このメモリ４は、Ｘ
軸方向及びＹ軸方向に８ビットの幅を持つ正方形領域の
６４ビットのデータを１つのアドレスに対する１つのデ
ータとしてアクセスできる構造となっている。グラフィ
ックメモリ４がこのような構造であると、１回の並列Ｄ
ＤＡ演算で算出された８ドットの点列データは、１〜３
つのアドレス領域に必ず収まることになる。そして、図
４（ａ）に示すように、８ドットの点列データが１つの
アドレス領域に収まっている場合には、１サイクルで書
込が可能になる。また、図４（ｂ）に示す最悪の場合で
も、８ドットの点列データは、３サイクルあればメモリ
３に書込むことができる。
【００１１】図５は、８つのＤＤＡ演算回路２1 〜２8
から並列に出力された座標値データｘ［ｊ］，ｙ［ｊ］
を本実施例のグラフィックメモリ４に書込むためのアド
レス・データ変換回路３の一例を示す図である。
から並列に出力された座標値データｘ［ｊ］，ｙ［ｊ］
を本実施例のグラフィックメモリ４に書込むためのアド
レス・データ変換回路３の一例を示す図である。
【００１２】座標値データｘ［ｊ］，ｙ［ｊ］がグラフ
ィックメモリ４に書込まれるサイクルは、１〜３と変化
するので、入出力のタイミングを合わせるため、座標値
データｘ［ｊ］，ｙ［ｊ］は、まずＦＩＦＯ（First in
First out）バッファ３１に格納される。ＦＩＦＯバッ
ファ３１からの読出タイミングは、後述するコントロー
ラ３３によって与えられる。いま、座標値データｘ
［ｊ］，ｙ［ｊ］がそれぞれ８ビットのデータであると
すると、ｘ，ｙの各上位５ビットが図３に示すメモリ４
のアドレスに相当し、各下位３ビットが１つのアドレス
領域におけるドットの位置を決定する。したがって、ま
ず、ｘ，ｙの上位５ビットずつ計１０ビットをアドレス
とし、ｘ，ｙの下位３ビットずつ計６ビットをデータと
して分離する。
ィックメモリ４に書込まれるサイクルは、１〜３と変化
するので、入出力のタイミングを合わせるため、座標値
データｘ［ｊ］，ｙ［ｊ］は、まずＦＩＦＯ（First in
First out）バッファ３１に格納される。ＦＩＦＯバッ
ファ３１からの読出タイミングは、後述するコントロー
ラ３３によって与えられる。いま、座標値データｘ
［ｊ］，ｙ［ｊ］がそれぞれ８ビットのデータであると
すると、ｘ，ｙの各上位５ビットが図３に示すメモリ４
のアドレスに相当し、各下位３ビットが１つのアドレス
領域におけるドットの位置を決定する。したがって、ま
ず、ｘ，ｙの上位５ビットずつ計１０ビットをアドレス
とし、ｘ，ｙの下位３ビットずつ計６ビットをデータと
して分離する。
【００１３】ＦＩＦＯバッファ３１から出力される各点
の１０ビットのアドレスのうち、隣接する点のアドレス
同士はコンパレータ３２で比較される。これにより、異
なるアドレス領域にまたがっている隣接点同士の比較結
果のみが“１”となる８ビットの比較結果が得られる。
この比較結果は、コントローラ３１に入力される。コン
トローラ３１は、上記比較結果から、８つの点のうち同
一の領域に属する点のみを選択するためのゲート制御信
号と、メモリ４への書込サイクル数を決定してゲート制
御回数及びＦＩＦＯウェイトタイミングを制御する制御
信号を出力する。
の１０ビットのアドレスのうち、隣接する点のアドレス
同士はコンパレータ３２で比較される。これにより、異
なるアドレス領域にまたがっている隣接点同士の比較結
果のみが“１”となる８ビットの比較結果が得られる。
この比較結果は、コントローラ３１に入力される。コン
トローラ３１は、上記比較結果から、８つの点のうち同
一の領域に属する点のみを選択するためのゲート制御信
号と、メモリ４への書込サイクル数を決定してゲート制
御回数及びＦＩＦＯウェイトタイミングを制御する制御
信号を出力する。
【００１４】一方、ＦＩＦＯバッファ３１から出力され
る上位１０ビットのアドレスと、下位６ビットのデータ
は、それぞれゲート回路３４，３５に供給されている。
これらのゲート回路３４，３５は、コントローラ３３の
制御のもとで、同一のアドレス領域に属するアドレス及
びデータのみを１〜３回のサイクルで通過させる機能を
有している。ゲート回路３５を通過した各６ビットのデ
ータは、１つのアドレス領域におけるドットの位置を示
すデータであるが、このデータはデータ生成回路３６に
よってその位置のみが“１”となる６４ビットのデータ
に変換される。このデータ生成回路３６は、ＲＯＭテー
ブル等を使用することにより、容易に作成できる。８つ
のデータ生成回路３６から出力される各６４ビットのデ
ータは、ワイヤードＯＲされ、６４ビットの点列データ
となって出力される。また、ゲート３４を通過した１０
ビットのアドレスもワイヤードＯＲされて出力される。
る上位１０ビットのアドレスと、下位６ビットのデータ
は、それぞれゲート回路３４，３５に供給されている。
これらのゲート回路３４，３５は、コントローラ３３の
制御のもとで、同一のアドレス領域に属するアドレス及
びデータのみを１〜３回のサイクルで通過させる機能を
有している。ゲート回路３５を通過した各６ビットのデ
ータは、１つのアドレス領域におけるドットの位置を示
すデータであるが、このデータはデータ生成回路３６に
よってその位置のみが“１”となる６４ビットのデータ
に変換される。このデータ生成回路３６は、ＲＯＭテー
ブル等を使用することにより、容易に作成できる。８つ
のデータ生成回路３６から出力される各６４ビットのデ
ータは、ワイヤードＯＲされ、６４ビットの点列データ
となって出力される。また、ゲート３４を通過した１０
ビットのアドレスもワイヤードＯＲされて出力される。
【００１５】この回路により、８ビット×８ビットの正
方形領域を１つのアドレスとするグラフィックメモリ４
へのアドレスと、メモリ４へ書込むデータとを高速に生
成することができる。このメモリ構成によれば、メモリ
４への書込サイクルが最短で１、最長で３であるから、
８並列ＤＤＡの場合、従来よりも２．６７（＝８／３）
〜８倍の速さの処理が可能になる。また、同様にｎ並列
ＤＤＡであれば、ｎ／３〜ｎ倍の速さの処理が可能にな
る。
方形領域を１つのアドレスとするグラフィックメモリ４
へのアドレスと、メモリ４へ書込むデータとを高速に生
成することができる。このメモリ構成によれば、メモリ
４への書込サイクルが最短で１、最長で３であるから、
８並列ＤＤＡの場合、従来よりも２．６７（＝８／３）
〜８倍の速さの処理が可能になる。また、同様にｎ並列
ＤＤＡであれば、ｎ／３〜ｎ倍の速さの処理が可能にな
る。
【００１６】
【発明の効果】以上述べたように、本発明によれば、１
つのアドレスで指定される領域がｎ×ｎの正方形領域と
なっているので、この正方形領域にグラフィックデータ
が効率よく収まって、グラフィックデータの書き込み速
度を従来に比べて大幅に向上させることができるという
効果を奏する。
つのアドレスで指定される領域がｎ×ｎの正方形領域と
なっているので、この正方形領域にグラフィックデータ
が効率よく収まって、グラフィックデータの書き込み速
度を従来に比べて大幅に向上させることができるという
効果を奏する。
【図１】 本発明の一実施例に係るグラフィックメモリ
装置を使用した画像出力システムの構成を示すブロック
図である。
装置を使用した画像出力システムの構成を示すブロック
図である。
【図２】 同システムにおけるＤＤＡ演算回路で生成さ
れる点列データを示す図である。
れる点列データを示す図である。
【図３】 同システムにおけるグラフィックメモリのア
ドレス領域の構造を示す図である。
ドレス領域の構造を示す図である。
【図４】 同メモリへのデータ書込形態を説明するため
の図である。
の図である。
【図５】 同メモリへデータを書込むためのアドレス・
データ変換回路の一例を示すブロック図である。
データ変換回路の一例を示すブロック図である。
【図６】 従来のグラフィックメモリの構造を示す図で
ある。
ある。
【図７】 従来のグラフィックメモリの不具合を説明す
るための図である。
るための図である。
１…プロセッサ、２1 〜２n …ＤＤＡ演算回路、３…ア
ドレス・データ変換回路、４…グラフィックメモリ、５
…Ｄ／Ａ変換器、６…モニタ、７…プロッタ駆動回路、
８…プロッタ、３１…ＦＩＦＯバッファ、３２…コンパ
レータ、３３…コントローラ、３４，３５…ゲート回
路、３６…データ生成回路。
ドレス・データ変換回路、４…グラフィックメモリ、５
…Ｄ／Ａ変換器、６…モニタ、７…プロッタ駆動回路、
８…プロッタ、３１…ＦＩＦＯバッファ、３２…コンパ
レータ、３３…コントローラ、３４，３５…ゲート回
路、３６…データ生成回路。
Claims (2)
- 【請求項１】 直交座標系における第１軸方向にｎ（ｎ
は２以上の整数）ビット、第２軸方向にｎビットの幅を
持つ正方形領域を１つのアドレスで指定される領域に設
定してなることを特徴とするグラフィックメモリ装置。 - 【請求項２】 直交座標系における１つの点の位置を特
定する座標データを複数並列に入力し、これらの座標デ
ータを前記直交座標系における第１軸方向にｎ（ｎは２
以上の整数）ビット、第２軸方向にｎビットの幅を持つ
正方形領域を単位とするデータに変換する変換手段と、 この変換手段で変換されたデータを記憶するため前記正
方形領域を１つのアドレスで指定される領域に設定して
なる記憶手段とを具備してなることを特徴とするグラフ
ィックメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24547092A JPH0667969A (ja) | 1992-08-21 | 1992-08-21 | グラフィックメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24547092A JPH0667969A (ja) | 1992-08-21 | 1992-08-21 | グラフィックメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667969A true JPH0667969A (ja) | 1994-03-11 |
Family
ID=17134142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24547092A Pending JPH0667969A (ja) | 1992-08-21 | 1992-08-21 | グラフィックメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667969A (ja) |
-
1992
- 1992-08-21 JP JP24547092A patent/JPH0667969A/ja active Pending
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