JPH0661499A

JPH0661499A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JPH0661499A
Application number: JP21402592A
Authority: JP
Inventors: Hiroshi Onoda; 宏小野田; Atsushi Fukumoto; 敦福本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-11
Filing date: 1992-08-11
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】コントロールゲートとフローティングゲート
との間の誘電膜の膜厚制御を容易にし、しきい値電圧の
メモリセル間における分布精度を向上する。【構成】コントロールゲート上に第１シリコン酸化膜
３５、シリコン窒化膜３７および第２シリコン酸化膜４
２を順次形成する工程において、シリコン窒化膜３７を
形成した後に、第２シリコン酸化膜４２を形成する前
に、周辺領域のトランジスタのゲート酸化工程を少なく
とも１回以上備える。それにより、第２シリコン酸化膜
形成後に行なわれるゲート酸化の前処理としてのフッ酸
処理の回数が減るため、フッ酸処理に起因する第２シリ
コン酸化膜４２の膜厚のばらつきが減少する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置およびその製造方法に関し、特にフラッシュメモ
リの構造およびその製造方法に関するものである。

【０００２】

【従来の技術】データを自由に書込むことができ、しか
も電気的に消去可能なメモリデバイスとしてフラッシュ
メモリが存在する。１つのトランジスタで構成され、書
込まれた情報電荷を電気的に一括消去することが可能な
ＥＥＰＲＯＭ、いわゆる、フラッシュメモリが米国特許
第４，８６８，６１９号や“ＡｎＩｎ−Ｓｙｓｔｅｍ
Ｒｅｐｒｏｇｒａｍｍａｂｌｅ３２Ｋ×８ＣＭＯＳ
ＦｌａｓｈＭｅｍｏｒｙ”ｂｙＶｉｒｇｉｌＮ
ｉｌｅｓＫｙｎｅｔｔｅｔａｌ．，ＩＥＥＥＪ
ｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒ
ｃｕｉｔｓ，ｖｏｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ
１９８８で提案されている。

【０００３】図１２はフラッシュメモリの一般的な構成
を示すブロック図である。同図において、フラッシュメ
モリは行列状に配置されたメモリセルマトリックス１０
０と、Ｘアドレスデコーダ２００と、Ｙゲート３００
と、Ｙアドレスデコーダ４００と、アドレスバッファ５
００と、書込回路６００と、センスアンプ７００と、入
出力バッファ８００と、コントロールロジック９００と
を含む。

【０００４】メモリセルマトリックス１００は、行列状
に配置された複数個のメモリトランジスタをその内部に
有する。メモリセルマトリックス１００の行および列を
選択するためにＸアドレスデコーダ２００とＹゲート３
００とが接続されている。Ｙゲート３００には列の選択
情報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれ、アドレス情報が一時格納されるア
ドレスバッファ５００が接続されている。

【０００５】Ｙゲート３００には、データ入力時に書込
動作を行なうための書込回路６００とデータ出力時に流
れる電流値から「０」と「１」を判定するセンスアンプ
７００が接続されている。書込回路６００とセンスアン
プ７００にはそれぞれ、入出力データを一時格納する入
出力バッファ８００が接続されている。アドレスバッフ
ァ５００と入出力バッファ８００には、フラッシュメモ
リの動作制御を行なうためのコントロールロジック９０
０が接続されている。コントロールロジック９００は、
チップイネーブル信号、アウトプットイネーブル信号お
よびプログラム信号に基づいた制御を行なう。

【０００６】図１３は、図１２に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ₁，
ＷＬ ₂，…，ＷＬｉと、列方向に延びる複数本のビット
線ＢＬ₁，ＢＬ₂，…，ＢＬ _jとが互いに直交するよう
に配置され、マトリックスを構成する。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ₁₁，Ｑ₁₂，…Ｑ_ijが配設さ
れている。各メモリトランジスタのドレインは各ビット
線に接続されている。メモリトランジスタのコントロー
ルゲートは各ワード線に接続されている。メモリトラン
ジスタのソースは各ソース線Ｓ₁，Ｓ₂，…に接続され
ている。同一行に属するメモリトランジスタのソース
は、図１３に示されるように相互に接続されている。

【０００７】図１４は、上記のようなフラッシュメモリ
を構成する１つのメモリトランジスタの断面構造を示す
部分断面図である。図１４に示されるフラッシュメモリ
のトランジスタはスタックゲート型と呼ばれる。図１５
（ａ）は従来のスタックゲート型フラッシュメモリの平
面的配置を示す概略平面図である。図１５（ｂ）は図１
５（ａ）のＡ−Ａ線に沿う部分断面図である。これらの
図を参照して、従来のフラッシュメモリの構造について
説明する。

【０００８】図１４および図１６を参照して、シリコン
基板上に設けられたｐ型不純物領域８３の主表面上にｎ
型の不純物領域、たとえば、ｎ⁺ドレイン領域８４とｎ
⁺ソース領域８５とが間隔を隔てて形成されている。こ
れらのｎ⁺ドレイン領域８４とｎ⁺ソース領域８５との
間に挟まれた領域には、チャネル領域が形成されるよう
にコントロールゲート８６とフローティングゲート８７
が形成されている。フローティングゲート８７はｐ型の
不純物領域８３の上に膜厚１００Å程度の薄いゲート酸
化膜９０を介在して形成されている。コントロールゲー
ト８６はフローティングゲート８７から電気的に分離さ
れるように、フローティングゲート８７の上に層間絶縁
膜８８を介在して形成されている。フローティングゲー
ト８７は多結晶シリコン層から形成されている。コント
ロールゲート８６は多結晶シリコン層あるいは多結晶シ
リコン層と高融点金属の積層膜から形成されている。酸
化膜８９は、シリコン基板１とフローティングゲート８
７やコントロールゲート８６を構成する多結晶シリコン
層の表面にＣＶＤ法により堆積させることによって形成
されている。さらに、フローティングゲート８７やコン
トロールゲート８６を被覆するようにスムースコート膜
９５が形成されている。

【０００９】図１５（ａ）に示すように、コントロール
ゲート８６は相互に接続されて横方向（行方向）に延び
るようにワード線として形成されている。ビット線９１
はワード線８６と直交するように配置され、縦方向（列
方向）に並ぶｎ⁺ドレイン領域８４を相互に接続する。
ビット線９１はドレインコンタクト９６を通じて各ｎ ⁺
ドレイン領域８４に電気的に接続する。図１５（ｂ）に
示すように、ビット線９１はスムースコート膜９５の上
に形成されている。図１５（ｂ）に示すように、ｎ⁺ソ
ース領域８５は、ワード線８６が延びる方向に沿って延
在し、ワード線８６とフィールド酸化膜９２とに囲まれ
た領域に形成されている。各ｎ⁺ドレイン領域８４もワ
ード線８６とフィールド酸化膜９２とによって囲まれた
領域に形成されている。

【００１０】上記のように構成されたフラッシュメモリ
の動作について図１４を参照して説明する。

【００１１】まず、書込動作においては、ｎ⁺ドレイン
領域８４に５〜８Ｖ程度の電圧Ｖ_D、コントロールゲー
ト８６に１０〜１５Ｖ程度の電圧Ｖ_Gが印加される。そ
してｎ⁺ソース領域８５とｐ型不純物領域８３は接地電
位に保たれる。このとき、メモリトランジスタのチャネ
ルには数百μＡの電流が流れる。ソースからドレインに
流れた電子のうちドレイン近傍で加速された電子は、こ
の近傍で高いエネルギーを有する電子、いわゆるチャネ
ルホットエレクトロンとなる。この電子は、コントロー
ルゲート８６に印加された電圧Ｖ_Gによる電界により、
矢印に示されるように、フローティングゲート８７に
注入される。このようにして、フローティングゲート８
７に電子の蓄積が行なわれ、メモリトランジスタのしき
い値電圧Ｖ_thが高くなる。このしきい値電圧Ｖ_thが所定
の値よりも高くなった状態が書込まれた状態“０”と呼
ばれる。

【００１２】次に、消去動作においては、ｎ⁺ソース領
域８５に９〜１２Ｖ程度の電圧Ｖ_Sが印加され、コント
ロールゲート８６とｐ型不純物領域８３は接地電位に保
持される。そして、ｎ⁺ドレイン領域８４は開放され
る。ｎ⁺ソース領域８５に印加された電圧Ｖ_Sによる電
界により、矢印に示されるように、フローティングゲ
ート８７中の電子は、薄いゲート酸化膜９０をトンネル
現象によって通過する。このようにして、フローティン
グゲート８７中の電子が引抜かれることによって、メモ
リトランジスタのしきい値電圧Ｖ_thが低くなる。このし
きい値電圧Ｖ_thが所定の値より低い状態が、消去された
状態“１”と呼ばれる。各メモリトランジスタのソース
は図１３に示されるように接続されているので、この消
去動作によって、すべてのメモリセルを一括消去でき
る。

【００１３】さらに、読出動作において、コントロール
ゲート８６に５Ｖ程度の電圧Ｖ_G′、ｎ⁺ドレイン領域
８４に１〜２Ｖ程度の電圧Ｖ_D′が印加される。そのと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態かオ
フ状態かによって上記の“１”、“０”の判定が行なわ
れる。

【００１４】従来のフラッシュメモリの製造方法を図１
６〜図３６を用いて説明する。図の左側が周辺領域を示
し、右側がメモリセル領域を示している。

【００１５】図１６に示すように、ｐ型で＜１００＞の
シリコン基板１の主表面上に厚さ３００Åのシリコン酸
化膜３を形成する。次にシリコン酸化膜３の上に減圧Ｃ
ＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉ
ｔｉｏｎ）法により厚さ５００Åのシリコン窒化膜５を
形成する。そしてシリコン窒化膜５の上にレジスト７を
形成し、通常のフォトリソグラフィによりｎウェルを形
成すべき領域上のシリコン窒化膜５を除去する。そして
レジスト７をマスクとしてシリコン基板１にリンをイオ
ン注入する。条件は６０ｋｅＶ、１．０×１０¹³／ｃｍ
²である。レジスト７を除去し、シリコン窒化膜５をマ
スクとして図１７に示す厚さ５０００Åの酸化膜９を形
成する。そしてシリコン窒化膜５を除去する。この後酸
化膜９をマスクとしてｐウェルを形成する領域上にボロ
ンをイオン注入する。条件は１００ｋｅＶ、１．０×１
０¹³／ｃｍ²である。この状態が図１７である。

【００１６】次に図１８に示すように、シリコン基板１
に注入した不純物を拡散しｎウェル１１およびｐウェル
１３を形成する。条件は１２００℃で６時間である。そ
してフィールド酸化膜９を除去する。

【００１７】図１９に示すように、シリコン基板１の主
表面上に順に厚さ３００Åのシリコン酸化膜１５、厚さ
１０００Åの多結晶シリコン膜１７、厚さ２０００Åの
シリコン窒化膜１９、レジスト２１を形成する。そして
通常のフォトリソグラフィを用いてフィールド酸化膜を
形成すべき領域上にあるシリコン窒化膜１９を選択的に
除去する。

【００１８】図２０に示すように、シリコン基板１の主
表面上にレジスト２３を形成し、レジスト２３に所定の
パターニングを施す。そしてレジスト２３をマスクにし
てｐウェル１３のフィールド酸化膜を形成すべき領域に
ボロンをイオン注入する。条件は８０ｋｅＶ、２．５×
１０¹³／ｃｍ²である。

【００１９】レジスト２１およびレジスト２３を除去
し、シリコン窒化膜１９をマスクとして、厚さ７０００
Åのフィールド酸化膜２７を形成する。このとき同時に
ｐ⁺チャネルストッパ２５も形成される。そしてシリコ
ン窒化膜１９、多結晶シリコン膜１７を除去し図２１に
示す状態にする。なおｐ⁺チャネルストッパ２５は以下
図示を省略する。次に図２１に示すシリコン基板１の主
表面全面上にレジスト（図示せず）を形成し、メモリセ
ル領域のみレジストを除去する。そしてレジストをマス
クとしてメモリセルのしきい値電圧制御のためのボロン
をイオン注入する。

【００２０】図２２に示すように、シリコン酸化膜１５
を除去しシリコン基板１の主表面全面上に熱酸化法を用
いて厚さ１００Åのシリコン酸化膜２９を形成する。シ
リコン酸化膜２９の全面上にＣＶＤ法を用いて厚さ約１
０００Åの多結晶シリコン膜３１を形成する。多結晶シ
リコン膜３１がフローティングゲートとなる。多結晶シ
リコン膜３１の全面上にレジスト３３を形成し、周辺領
域にあるレジスト３３を除去する。

【００２１】レジスト３３をマスクとして多結晶シリコ
ン膜３１をエッチング除去し図２３に示す状態にする。
図２４は図２３に示すメモリセル領域をＢ方向から切断
した状態の断面図である。

【００２２】次に、図２５に示すように、シリコン基板
１の主表面全面上に、ＣＶＤ法を用いた高温酸化膜（以
下「ＨＴＯ」と記す。ＨＴＯはＨｉｇｈＴｅｍｐｅｒ
ａｔｕｒｅＯｘｉｄｅの略。）堆積によって厚さ約１
００Åのシリコン酸化膜（以下、熱酸化膜と区別するた
めに「ＨＴＯ膜」と記す）３５を形成する。ＨＴＯ膜３
５の上にＣＶＤ法を用いて厚さ約１００Åのシリコン窒
化膜３７を形成する。その後、シリコン窒化膜３７上に
ＣＶＤ法によって厚さ約１００ÅのＨＴＯ膜４２を形成
する。次に、ＨＴＯ膜４２およびシリコン窒化膜３７を
レジストプロセスにより選択的に除去するとともに、周
辺領域のトランジスタのしきい値電圧を制御するための
不純物を注入する。

【００２３】次に、周辺領域のみについて、ＨＴＯ膜３
５およびシリコン酸化膜２９を除去した後、熱酸化法に
よってシリコン酸化膜３９，４１を形成することによ
り、図２６に示す断面構造となる。なお、図２６の
（ａ）は、右側にメモリセル領域を、左側に５Ｖ系トラ
ンジスタを形成するｎウェル１１およびｐウェル１３を
示しているのに対して、（ｂ）は周辺領域における高耐
圧トランジスタを形成するｎウェル１１１およびｐウェ
ル１１３を示している。

【００２４】次に、図２７に示すように、メモリセル領
域および周辺領域のうちの高耐圧系トランジスタを形成
するｎウェル１１１およびｐウェル１１３のみをレジス
ト膜１０１で覆い、５Ｖ系トランジスタを形成するｎウ
ェル１１およびｐウェル１３のシリコン酸化膜４１を除
去する。その後、ゲート酸化膜形成のための熱酸化を再
び施して、ｎウェル１１およびｐウェル１３表面に厚さ
約１５０Åのシリコン酸化膜４１を形成する。このと
き、ｎウェル１１１およびｐウェル１１３表面も同時に
熱酸化され、シリコン酸化膜３９の厚さが増加して、約
３００Åになる。

【００２５】図２９に示すように、シリコン酸化膜４１
およびＨＴＯ膜４２上に、ＣＶＤ法を用いて厚さ２５０
０Åの多結晶シリコン膜４３を形成する。多結晶シリコ
ン膜４３はメモリセル領域においてはコントロールゲー
トとなり、周辺領域においてはゲート電極となる。多結
晶シリコン膜４３の上にレジスト４５を形成し、レジス
ト４５に所定のパターニングを施す。レジスト４５をマ
スクとして多結晶シリコン膜４３をエッチング除去し、
ゲート電極４７（図３０参照）を形成した後、レジスト
４５を除去し、図３０に示す構造となる。

【００２６】図３１に示すように、シリコン基板１の主
表面全面上にレジスト５３を形成する。レジスト５３に
所定のパターニングを施し、メモリセル領域にある多結
晶シリコン膜４３、ＨＴＯ膜４２、シリコン窒化膜３
７、ＨＴＯ膜３５、多結晶シリコン膜３１をエッチング
除去する。以後多結晶シリコン膜４３をコントロールゲ
ート５１と呼び、多結晶シリコン膜３１をフローティン
グゲート４９と呼ぶ。図３２は図３１に示すメモリセル
領域をＣ方向から切断した状態の断面図である。

【００２７】図３１に示すレジスト５３を除去し、図３
３に示すようにサイドウォール絶縁膜５５、メモリセル
領域用のソース領域とドレイン領域５７、周辺領域用の
ソース領域とドレイン領域５９、シリコン酸化膜６１、
シリコン窒化膜６２、スムースコート膜６３を形成す
る。

【００２８】図３３に示すスムースコート膜６３、シリ
コン窒化膜６２、シリコン酸化膜６１、シリコン酸化膜
２９、シリコン酸化膜４１にコンタクトホール６６を形
成する。スムースコート膜６３上にアルミニウム配線膜
６５をスパッタリングにより形成し、コンタクトホール
６６を介して、アルミニウム配線膜６５とメモリセル領
域内のソース領域とドレイン領域５７およびアルミニウ
ム配線膜６５と周辺領域内のソース領域とドレイン領域
５９とを電気的に接続する。そしてアルミニウム配線膜
６５に所定のパターニングを施し、図３４に示す構造と
なる。

【００２９】図３５に示すようにシリコン基板１の主表
面全面にスムースコート膜６７を形成する。スムースコ
ート膜６７にスルーホール７０を形成する。そしてスム
ースコート膜６７の上にアルミニウム配線膜６９を形成
する。アルミニウム配線膜６９とアルミニウム配線膜６
５とはスルーホール７０を介して電気的に接続されてい
る。図３６に示すようにアルミニウム配線膜６９に所定
のパターニングを施す。以上により従来のフラッシュメ
モリの製造方法工程が完了する。

【００３０】図３１および図３２に示すように、コント
ロールゲート５１とフローティングゲート４９との間に
は、ＨＴＯ膜３５、シリコン窒化膜３７、ＨＴＯ膜４２
の積層構造が形成されている。この積層構造はＯＮＯ膜
と呼ばれている。フローティングゲート４９とコントロ
ールゲート５１との間に形成される膜に要求される特性
として以下の３つがある。

【００３１】コントロールゲート５１とフローティ
ングゲート４９との間の絶縁性が良いこと。

【００３２】リークに強いこと。すなわち、フロー
ティングゲート４９に貯えられた電荷を逃さないこと。

【００３３】比誘電率が高いこと。の理由は次の
とおりである。フローティングゲート４９に多量の電荷
が貯えられるようにするには、電荷をフローティングゲ
ート４９に供給する際に、フローティングゲート４９の
電圧を高くする必要がある。したがって、コントロール
ゲート５１に電圧を印加したとき、フローティングゲー
ト４９の電圧もコントロールゲート５１の電圧に近いほ
うがよい。そのためにはフローティングゲート４９とコ
ントロールゲート５１との間の膜の比誘電率が高いほう
がよい。

【００３４】ＨＴＯ膜は上記が優れているが、が
悪い。これに対しシリコン窒化膜はが優れているが、
が悪い。ＯＮＯ膜はＨＴＯ膜の優れた面およびシリ
コン窒化膜の優れた面の双方を採用したものである。

【００３５】ところでＯＮＯ膜の一番上の膜であるＨＴ
Ｏ膜４２はＴｏｐＯｘｉｄｅと呼ばれ、電流のリーク
防止のためには、できるだけ厚いほうがよい。このこと
は１９９０ＩＥＥＥ／ＩＲＰＳｐｐ１４５〜１４９
ＡＭＯＤＥＬＦＯＲＥＰＲＯＭＩＮＴＲＩＮＳ
ＩＣＣＨＡＲＧＥＬＯＳＳＴＨＲＯＵＧＨＯＸＩ
ＤＥ−ＮＩＴＲＩＤＥ−ＯＸＩＤＥ（ＯＮＯ）ＩＮＴＥ
ＲＰＯＬＹＤＩＥＬＥＣＴＲＩＣにも開示されてい
る。なお、ＯＮＯ膜の一番下の膜であるＨＴＯ膜３５は
ＢｏｔｔｏｍＯｘｉｄｅと呼ばれている。

【００３６】

【発明が解決しようとする課題】上述したように、コン
トロールゲート５１とフローティングゲート４９との間
のＯＮＯ膜は、ピーク電流防止のためにはできるだけ厚
い方が好ましいが、コントロールゲート５１とフローテ
ィングゲート４９との電位差を小さくするためには、で
きるだけ薄くして静電容量を大きくする方が好ましい。
したがって、ＯＮＯ膜の厚さは所定の最適な範囲内に入
るようにする必要がある。

【００３７】しかしながら、上記従来法においては、Ｏ
ＮＯ膜形成後に周辺領域のトランジスタのゲート絶縁膜
であるシリコン酸化膜３９，４１が形成されるため、以
下に述べる種々の要因によって、ＯＮＯ膜の最上層のＨ
ＴＯ膜４２の膜厚に大きな誤差が生じた。そのため、コ
ントロールゲート５１とフローティングゲート４９との
間の静電容量がばらつき、しきい値電圧Ｖ_thのトランジ
スタ間における初期分布の広がりが大きくなって、フラ
ッシュメモリの動作特性が劣化するという問題があっ
た。図３８に、最上層ＨＴＯ膜厚分布以外の要因による
トランジスタ間の初期Ｖ_th分布（図中矢印Ａで示す）
と、上記従来の工程によって最上層のＨＴＯ膜厚にばら
つきが生じた場合のトランジスタ間の初期ＨＴＯ分布
（図中矢印Ｂで示す）を対比して示している。図３８の
グラフから、ＨＴＯ膜４２のばらつきによるＶ_th分布の
広がりが無視できないほど大きなものであることがわか
る。

【００３８】なお、コントロールゲート５１とフローテ
ィングゲート４９との間の静電容量と、メモリセルトラ
ンジスタのしきい値電圧との関係は、図３９を参照し
て、次の式で表わされる。

【００３９】

【数１】

【００４０】上式のＣ_cfは、さらに次の式で表わされ
る。

【００４１】

【数２】

【００４２】上式のＣ₃は、ＨＴＯ膜４２の厚さに反比
例する。上記従来の工程により、ＯＮＯ膜を形成した後
に周辺領域のシリコン酸化膜３９，４１を形成する場合
に、ＨＴＯ膜４２の膜厚にばらつきが生じる理由は、下
記表１を参照して次のように説明される。

【００４３】

【表１】

【００４４】まず、図２５に示した工程において、ＯＮ
Ｏ膜最上層のＨＴＯ膜４２を形成する際、ＣＶＤ法によ
るＨＴＯ膜堆積の厚みの誤差は約±１０％であるため、
堆積されるＨＴＯ膜の厚さは、２２０±２２Åとなる。
表１中の＋は、厚さが増す方向、−は厚さが減る方向を
示している。その後の図２６および２７に示した第１回
目のゲート酸化の工程においては、シリコン基板１上全
面に、まずＲＣＡ洗浄を施す。ここでＲＣＡ洗浄とは、
１９７０年に米国ＲＣＡ社のＷｅｒｎｅｒＫｅｒｎ氏
が提唱した半導体ウェット洗浄法であり、具体的には、
主としてアンモニア，過水（Ｈ₂Ｏ₂）および水を所定
の比率で混合した薬液を用いて、ウエハ表面の粒子除去
等を行なうものである。

【００４５】次に、シリコン基板１表面の不要な自然酸
化膜などを除去するため、５０：１ＨＦ水溶液（水とＨ
Ｆとの体積比が５０：１）によって約３０秒間エッチン
グ、すなわちいわゆるフッ酸処理を施したうえで、熱酸
化を行なう。このフッ酸処理においては、ＨＴＯ膜４２
は、図３７に示すグラフからわかるように、エッチング
によって約６０Å除去される。このフッ酸処理のエッチ
ング量の誤差も±１０％程度であるため、ＨＴＯ膜４２
の膜厚の変化は、−６０±６Åとなる。このとき、シリ
コン酸化膜３９，４１は共に、シリコン基板の熱酸化に
よってその厚さが増加し、約２９０Åとなり、熱酸化に
より形成される熱酸化膜の厚さの誤差が±１０％である
ことを考慮して、高耐圧系トランジスタのゲート絶縁膜
であるシリコン酸化膜３９の厚さは２９０±２９Åとな
る。５Ｖ系トランジスタのゲート絶縁膜であるシリコン
酸化膜４１については、１回目のゲート酸化の後にエッ
チングによって除去するので、表１には、１回目のゲー
ト酸化によるシリコン酸化膜４１の形成はないものとし
ている。

【００４６】その後、２回目のゲート酸化により、５Ｖ
系トランジスタのシリコン酸化膜４１が約１５０Åの厚
さで形成されると同時に、高耐圧系トランジスタのシリ
コン酸化膜３９も厚さを増し、約３００Åの厚さとな
る。このとき、ゲート酸化のための熱酸化の工程の前に
行なわれるフッ酸処理により、シリコン酸化膜３９は、
図３７に示すグラフからわかるように、約３０Å除去さ
れる。またＨＴＯ膜４２が、そのフッ酸処理の際に約６
０Å除去される。フッ酸処理によるエッチング量の誤差
±１０％、熱酸化により形成されるシリコン酸化膜の厚
さの誤差±１０％、ＣＶＤによるＨＴＯ膜の堆積量の誤
差±１０％を考慮すると、ＨＴＯ膜４２，シリコン酸化
膜３９およびシリコン酸化膜４１の厚さは、表１の最下
段に示されるようなばらつきを生じる。

【００４７】なお、１回目のゲート酸化工程において約
２９０Åの厚さに形成されたシリコン酸化膜３９が、フ
ッ酸処理による約３０Å除去された後の２回目のゲート
酸化工程を経て厚さが約３００Åになる理由は、図４０
に示したグラフを参照して次のように説明される。

【００４８】熱酸化時間ｔと酸化膜厚ｘ₀とは、一般に
酸化の２乗則に従って、ｘ₀ ²＝βｔで表わされ、図４０に示すような放物線のグラフとな
る。上式においてβは定数であって、実験的に容易に定
められる。たとえば上式が図４０のグラフと一致するよ
うに定数βが設定された場合、２回目のゲート酸化工程
における前処理としてのフッ酸処理直後は、シリコン酸
化膜３９の厚さは約２６０Åとなっており、図４０に示
すグラフ中の点Ｂに相当する。次の２回目のゲート酸化
工程において、約２．２５分間の熱酸化により、シリコ
ン酸化膜４１が約１５０Åの厚さに形成される間、すな
わち図４０において原点から点Ａに至る間に、シリコン
酸化膜３９の方は、図４０の点Ｂから約２．２５分後の
点Ｃに移行することになる。したがって、この時点（図
４０の点Ｃ）において、シリコン酸化膜３９の厚さは約
３００Åとなる。

【００４９】以上述べたように、上記従来例による工程
では、ＨＴＯ膜４２の膜厚に大きなばらつきが生じるた
め、コントロールゲート５１とフローティングゲート４
９との間の静電容量にばらつきが生じ、その結果とし
て、トランジスタ間のしきい値電圧分布の広がりが大き
くなるという問題があった。

【００５０】上記従来の問題点に鑑み本発明の不揮発性
半導体記憶装置の製造方法は、コントロールゲートとフ
ローティングゲートとの間の誘電膜の膜厚制御を容易に
し、しきい値電圧のメモリセル間の分布精度を向上する
ことを目的とする。

【００５１】

【課題を解決するための手段】本発明の不揮発性半導体
装置の製造方法は、メモリセル領域と周辺回路領域とを
有する不揮発性半導体記憶装置を製造する方法に関して
いる。この製造方法は、半導体基板の主表面上に絶縁膜
を形成する工程と、絶縁膜上にフローティングゲートを
形成する工程と、そのフローティングゲート上に第１シ
リコン酸化膜，シリコン窒化膜および第２シリコン酸化
膜を順に積層した誘電膜を形成する工程と、その誘電膜
上にコントロールゲートを形成する工程とを備えてい
る。この発明の特徴は、誘電膜を形成する工程が、第１
シリコン酸化膜とシリコン窒化膜を順次形成する工程
と、周辺回路領域のトランジスタのゲート酸化膜形成の
ための、少なくとも１回のゲート酸化工程を経た後に、
シリコン窒化膜上に第２シリコン酸化膜を形成する工程
とを有していることである。

【００５２】

【作用】この発明の製造工程によれば、コントロールゲ
ートとフローティングゲートとの間の誘電膜の最上層の
シリコン酸化膜を形成する前において、周辺回路領域の
トランジスタのゲート絶縁膜を形成するためのゲート酸
化工程を少なくとも一度含むため、誘電膜最上層のシリ
コン酸化膜を形成した後の熱酸化工程が減少する。その
結果、ゲート酸化のための熱酸化工程の前処理としての
フッ酸処理に伴う、シリコン酸化膜の除去を必要最小限
にとどめることができる。フッ酸処理によるシリコン酸
化膜のエッチング量の回数が減少することにより、誘電
膜最上層のシリコン酸化膜の膜厚のばらつきが抑制さ
れ、その結果、誘電膜の厚さのばらつきに伴うコントロ
ールゲートとフローティングゲートとの間の静電容量の
ばらつきが抑制される。その結果、しきい値電圧のメモ
リセルトランジスタ間の分布の広がりが抑えられる。

【００５３】

【実施例】この発明に従った不揮発性半導体記憶装置の
製造方法の一実施例について、以下図面を参照しながら
説明する。なお、従来例と同一または相当の要素につい
ては、同一の参照符号を付して説明する。

【００５４】まず、上記従来例と同様に、図１６ないし
図２４に示した工程を経た後、シリコン基板１上全面に
ＣＶＤ法によって、厚さ約１００ÅのＨＴＯ膜３５を形
成する。その後、やはりＣＶＤ法によって、厚さ約１０
０Åのシリコン窒化膜３７を形成する（図１）。

【００５５】その後、メモリセル領域と、ｐウェル領域
１３上をレジスト膜１３によって覆い、ｎウェル領域１
１に対して硼素イオンを注入し、ｎウェル領域１１上に
形成するトランジスタのしきい値電圧を調節する（図
２）。その後、メモリセル領域上およびｎウェル領域１
１上をレジスト膜１０４で覆い、周辺領域のｐウェル領
域１３に対して硼素イオンを注入し、ｐウェル領域１３
上に形成するトランジスタのしきい値電圧を調節する
（図３）。

【００５６】次に、図４に示すように、メモリセル領域
上のみレジスト膜１０５で覆い、周辺領域のシリコン基
板１上をエッチングすることにより、ｎウェル領域１１
およびｐウェル領域１３表面のシリコン酸化膜２９を除
去する。その後、５０：１ＨＦエッチングを約３０秒施
すことによるフッ酸処理により、周辺領域のシリコン基
板１表面上の自然酸化膜やその他の不純物を除去する。
次に、熱酸化を施し、周辺領域のｎウェル１１およびｐ
ウェル１３表面に厚さ約２２０Åのシリコン酸化膜４１
ａを、ｎウェル１１１およびｐウェル１１３表面上に
は、やはり厚さ約２２０Åのシリコン酸化膜３９ａを形
成し、図５に示す構造となる。

【００５７】次に、図６に示すように、メモリセル領域
上および高耐圧系トランジスタを形成するｎウェル１１
１およびｐウェル１１３上をレジスト膜１０６で覆い、
５Ｖ系トランジスタを形成するｎウェル１１およびｐウ
ェル１３表面をエッチングして、シリコン酸化膜４１ａ
を除去する。

【００５８】その後、ＲＣＡ洗浄を行ない、さらに５
０：１ＨＦエッチングを約３０秒間施すことによるフッ
酸処理を行なった後、再び熱酸化を施して、ｎウェル１
１およびｐウェル１３表面に、厚さ約５０Åのシリコン
酸化膜４１ｂを形成する。このとき、同時にｎウェル１
１１およびｐウェル１１３表面も熱酸化されるため、図
７に示すようにシリコン酸化膜３９ａの厚さが増加し
て、約２００Å程度の厚さになる。

【００５９】次に、図８に示すように、ＣＶＤ法によ
り、シリコン基板１表面全面に高温酸化膜を堆積させ、
メモリセル領域におけるシリコン窒化膜３７表面上には
厚さ約１００ÅのＨＴＯ膜４２が形成される。それと同
時に、周辺領域のｎウェル１１およびｐウェル１３上に
は厚さ約１００Åのシリコン酸化膜４１ｃが、ｎウェル
１１１およびｐウェル１１３上にはやはり厚さ１００Å
のシリコン酸化膜３９ｂが形成される。その結果、ＨＴ
Ｏ膜３５，シリコン窒化膜３７およびＨＴＯ膜４２が積
層された誘電膜であるいわゆるＯＮＯ膜が形成され、５
Ｖ系トランジスタが形成される領域上には、シリコン酸
化膜４１ｂ，４１ｃからなるゲート絶縁膜であるシリコ
ン酸化膜４１が形成される。また、高耐圧系トランジス
タが形成される領域上には、シリコン酸化膜３９ａ，３
９ｂからなるゲート絶縁膜であるシリコン酸化膜３９が
形成される。

【００６０】その後は、図２９ないし図３６に示した上
記従来の工程と同様の工程を経て、不揮発性半導体記憶
装置が完成する。

【００６１】本実施例におけるＨＴＯ膜４２，シリコン
酸化膜３９およびシリコン酸化膜４１の膜厚は、ゲート
酸化工程の前処理として行なわれるフッ酸処理によるエ
ッチング量の誤差±１０％、ゲート酸化工程における熱
酸化膜の厚さの誤差±１０％およびＨＴＯ膜堆積におけ
る膜厚の誤差±１０％を考慮して、下記の表２に示すよ
うになる。

【００６２】

【表２】

【００６３】表２に示した数値からわかるように、上記
従来例における表１と比較して、シリコン酸化膜３９お
よびシリコン酸化膜４１の膜厚の誤差をそれほど大きく
増すことなく、ＨＴＯ膜４２の膜厚の誤差を極めて小さ
く抑えている。したがって、メモリセルトランジスタ間
のＯＮＯ膜最上層のＨＴＯ膜４２の膜厚のばらつきが小
さくなり、その結果ＯＮＯ膜の厚さのばらつきも小さく
抑えられる。したがって、コントロールゲート５１とフ
ローティングゲート４９との間の静電容量のばらつきが
抑えられ、しきい値電圧のトランジスタ間における分布
の広がりを小さくすることができる。

【００６４】次に、本発明の他の実施例の不揮発性半導
体記憶装置の製造方法について、図９ないし図１１を参
照しながら説明する。

【００６５】本実施例の製造工程は、１回目のゲート酸
化工程である、上記実施例における図５にした工程まで
は、上記実施例と同様である。ただし、本実施例におい
ては、１回目のゲート酸化により形成される熱酸化膜の
厚さの目標値を、約１６０Åとする。その後、本実施例
においては、図９に示すように、シリコン基板１上全面
に、ＣＶＤ法による高温酸化膜、すなわちＨＴＯ膜を、
約１６０Å堆積させる。なお、図９の（ａ）は、その右
側にメモリセル領域を、左側に５Ｖ系トランジスタ形成
領域を示し、（ｂ）は、周辺領域の高耐圧系トランジス
タの形成領域を示している。形成したＨＴＯ膜は、メモ
リセル領域ではＯＮＯ膜最上層のＨＴＯ膜４２となり、
５Ｖ系トランジスタ形成領域においてはシリコン酸化膜
４１ｄとなり、さらに高耐圧系トランジスタではシリコ
ン酸化膜３９ｃとなる。

【００６６】次に、図１０に示すように、メモリセル領
域上と高耐圧系トランジスタ形成領域上とをレジスト膜
１０７で覆い、５Ｖ系トランジスタ形成領域のシリコン
酸化膜４１ｄ，４１ａをエッチングによって除去し、ｎ
ウェル１１およびｐウェル１３の表面を露出させる。

【００６７】次に、２回目のゲート酸化を行なう。この
ゲート酸化工程においては、まず前処理としてのフッ酸
処理（５０：１ＨＦ水溶液によるエッチング３０秒間）
を行なった後、厚さ約１５０Åの熱酸化膜が生じるよう
に、熱酸化を行なう。その結果、図１１に示すように、
５Ｖ系トランジスタ形成領域におけるシリコン基板１表
面に、約１５０Åの厚さの熱酸化膜であるシリコン酸化
膜４１が形成され、これが５Ｖ系トランジスタのゲート
酸化膜を構成することになる。また、高耐圧系トランジ
スタ形成領域のシリコン基板１表面の熱酸化膜であるシ
リコン酸化膜３９ａも、このゲート酸化工程においてそ
の厚みが増し、シリコン酸化膜３９ｃと合わせて、約３
００Åの厚さの高耐圧系トランジスタのゲート絶縁膜で
あるシリコン酸化膜３９を構成することになる。

【００６８】本実施例における各工程において形成され
る膜厚の誤差を考慮にいれた、ＨＴＯ膜４２，シリコン
酸化膜３９およびシリコン酸化膜４１の膜厚の変化を、
下記の表３に示す。

【００６９】

【表３】

【００７０】表３の結果から明らかなように、本実施例
によれば、シリコン酸化膜３９およびシリコン酸化膜４
１の膜厚のばらつきを拡大することなく、ＨＴＯ膜４２
の膜厚のばらつきを抑制することができる。

【００７１】また本実施例によれば、５Ｖ系トランジス
タのゲート絶縁膜であるシリコン酸化膜４１が、ゲート
酸化工程による熱酸化膜のみで形成されるため、上記実
施例のようにＨＴＯ膜と熱酸化膜との積層構造の場合に
比べて、ゲート絶縁膜としての膜質がやや向上する。

【００７２】

【発明の効果】以上説明したように、本発明によれば、
周辺回路領域に形成されるトランジスタのゲート酸化膜
の膜厚のばらつきを拡大することなく、ＯＮＯ膜最上層
のＨＴＯ膜の膜厚のばらつきを抑制することができる。
その結果、コントロールゲートとフローティングゲート
との間の静電容量のばらつきが抑制され、メモリセルト
ランジスタのしきい値電圧分布の広がりを小さくするこ
とができ、不揮発性半導体記憶装置としての特性が向上
する。

【図面の簡単な説明】

【図１】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第１工程を示すシリコン基板の部分
断面図である。

【図２】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第２工程を示すシリコン基板の部分
断面図である。

【図３】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第３工程を示すシリコン基板の部分
断面図である。

【図４】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第４工程を示すシリコン基板の部分
断面図である。

【図５】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第５工程を示すシリコン基板の部分
断面図である。

【図６】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第６工程を示すシリコン基板の部分
断面図である。

【図７】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第７工程を示すシリコン基板の部分
断面図である。

【図８】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第８工程を示すシリコン基板の部分
断面図である。

【図９】この発明に従った不揮発性半導体記憶装置の製
造方法の他の実施例の第１工程を示すシリコン基板の部
分断面図である。

【図１０】この発明に従った不揮発性半導体記憶装置の
製造方法の他の実施例の第２工程を示すシリコン基板の
部分断面図である。

【図１１】この発明に従った不揮発性半導体記憶装置の
製造方法の他の実施例の第３工程を示すシリコン基板の
部分断面図である。

【図１２】フラッシュメモリの一般的な構成を示すブロ
ック図である。

【図１３】図１２に示されたメモリセルマトリックスの
概略構成を示す等価回路図である。

【図１４】フラッシュメモリを構成する１つのメモリト
ランジスタの断面構造を示す部分断面図である。

【図１５】（ａ）は従来のスタックゲート型フラッシュ
メモリの平面的配置を示す概略平面図、（ｂ）は（ａ）
のＡ−Ａ線に沿う部分断面図である。

【図１６】従来の不揮発性半導体記憶装置の製造方法の
一例の第１工程を示すシリコン基板の部分断面図であ
る。

【図１７】従来の不揮発性半導体記憶装置の製造方法の
一例の第２工程を示すシリコン基板の部分断面図であ
る。

【図１８】従来の不揮発性半導体記憶装置の製造方法の
一例の第３工程を示すシリコン基板の部分断面図であ
る。

【図１９】従来の不揮発性半導体記憶装置の製造方法の
一例の第４工程を示すシリコン基板の部分断面図であ
る。

【図２０】従来の不揮発性半導体記憶装置の製造方法の
一例の第５工程を示すシリコン基板の部分断面図であ
る。

【図２１】従来の不揮発性半導体記憶装置の製造方法の
一例の第６工程を示すシリコン基板の部分断面図であ
る。

【図２２】従来の不揮発性半導体記憶装置の製造方法の
一例の第７工程を示すシリコン基板の部分断面図であ
る。

【図２３】従来の不揮発性半導体記憶装置の製造方法の
一例の第８工程を示すシリコン基板の部分断面図であ
る。

【図２４】図２０のＢ−Ｂ線に沿うシリコン基板の部分
断面図である。

【図２５】従来の不揮発性半導体記憶装置の製造方法の
一例の第９工程を示すシリコン基板の部分断面図であ
る。

【図２６】従来の不揮発性半導体記憶装置の製造方法の
一例の第１０工程を示すシリコン基板の部分断面図であ
る。

【図２７】従来の不揮発性半導体記憶装置の製造方法の
一例の第１１工程を示すシリコン基板の部分断面図であ
る。

【図２８】従来の不揮発性半導体記憶装置の製造方法の
一例の第１２工程を示すシリコン基板の部分断面図であ
る。

【図２９】従来の不揮発性半導体記憶装置の製造方法の
一例の第１３工程を示すシリコン基板の部分断面図であ
る。

【図３０】従来の不揮発性半導体記憶装置の製造方法の
一例の第１４工程を示すシリコン基板の部分断面図であ
る。

【図３１】従来の不揮発性半導体記憶装置の製造方法の
一例の第１５工程を示すシリコン基板の部分断面図であ
る。

【図３２】図３１のＣ−Ｃ線に沿うシリコン基板の部分
断面図である。

【図３３】従来の不揮発性半導体記憶装置の製造方法の
一例の第１６工程を示すシリコン基板の部分断面図であ
る。

【図３４】従来の不揮発性半導体記憶装置の製造方法の
一例の第１７工程を示すシリコン基板の部分断面図であ
る。

【図３５】従来の不揮発性半導体記憶装置の製造方法の
一例の第１８工程を示すシリコン基板の部分断面図であ
る。

【図３６】従来の不揮発性半導体記憶装置の製造方法の
一例の第１９工程を示すシリコン基板の部分断面図であ
る。

【図３７】５０：１ＨＦ水溶液による、ＣＶＤ酸化膜と
熱酸化膜とのエッチング特性を対比して示す図である。

【図３８】ＯＮＯ膜最上層のＨＴＯ膜の膜厚分布を除く
要因による場合（図の矢印Ａ）と、その要因を含む場合
（図の矢印Ｂ）のメモリセルトランジスタ間のしきい値
電圧分布を正規化して示す図である。

【図３９】メモリセルの各部の静電容量を記号化するた
めの説明図である。

【図４０】熱酸化時間と、その熱酸化により形成される
酸化膜の膜厚との関係を示す図である。

【符号の説明】

１シリコン基板２９シリコン酸化膜３１多結晶シリコン膜３５ＨＴＯ膜３７シリコン窒化膜４３多結晶シリコン膜

Claims

【特許請求の範囲】

【請求項１】メモリセル領域と周辺回路領域とを有す
る不揮発性半導体記憶装置を製造する方法であって、半導体基板の主表面上に絶縁膜を形成する工程と、前記絶縁膜上にフローティングゲートを形成する工程
と、前記フローティングゲート上に、第１シリコン酸化膜，
シリコン窒化膜および第２シリコン酸化膜を順に積層し
た誘電膜を形成する工程と、前記誘電膜上にコントロールゲートを形成する工程とを
備え、前記誘電膜を形成する工程は、前記第１シリコン酸化膜と前記シリコン窒化膜とを順次
形成する工程と、周辺回路領域のトランジスタのゲート酸化膜形成のため
の、少なくとも１回のゲート酸化工程を経た後に、前記
シリコン窒化膜上に前記第２シリコン酸化膜を形成する
工程とを含む、不揮発性半導体記憶装置の製造方法。