JPH0660203A

JPH0660203A - マイクロプロセッサ

Info

Publication number: JPH0660203A
Application number: JP4214134A
Authority: JP
Inventors: Masahito Mihashi; 雅人三橋; Taizo Sato; 泰造佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-08-11
Filing date: 1992-08-11
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】クロック生成回路を内蔵してなる複数のマイク
ロプロセッサを使用してシステムを構成する場合、内部
制御回路の動作開始を制御する動作開始制御回路を外部
回路として設ける必要がないようにすると共に、内部制
御回路の動作開始までの遅延時間を必要最小限に抑える
ことができるようにする。【構成】電源投入後又はリセット後、内部生成クロック
が参照クロックに同期して安定したか否かを監視し、内
部生成クロックが参照クロックに同期して安定するまで
は、ｎＭＯＳトランジスタ４４をＯＮとし、内部生成ク
ロックが参照クロックに同期して安定した場合には、ｎ
ＭＯＳトランジスタ４４をＯＦＦとすると共に、外部端
子３６がロウレベルからハイレベルとされる場合に、動
作開始制御回路４８の内部制御回路４３に対する動作開
始の抑止を解除する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から供給される参
照クロックに同期させたクロックを生成するクロック生
成回路を内蔵して構成されるマイクロプロセッサに関す
る。

【０００２】

【従来の技術】近年、高速クロックに同期させた動作を
行うため、外部から供給される参照クロックに同期させ
たクロックを生成する内部クロック生成回路を内蔵し、
このクロック生成回路で生成したクロックに同期させた
動作を行うように構成されたマイクロプロセッサが増加
している。

【０００３】ここに、クロック生成回路としては、ＰＬ
Ｌ（phase locked loop）回路等が使用されるが、かか
るクロック生成回路を内蔵して構成される従来のマイク
ロプロセッサにおいては、電源投入後あるいはリセット
後に、いつ、内部クロックが参照クロックに同期して安
定したかを知る方法がなかった。

【０００４】このため、クロック生成回路を内蔵して構
成される従来のマイクロプロセッサを複数個使用してシ
ステムを構成する場合、これらマイクロプロセッサ内で
生成されるクロックが参照クロックに同期して十分に安
定すると想定される期間の経過後にマイクロプロセッサ
の内部制御回路（ＭＰＵユニット、ＣＰＵユニット）が
動作するようにシステムを構成する必要がある。

【０００５】図１６は、このようなシステムの一例の要
部を示すブロック図である。図中、１は参照クロックを
発生する参照クロック発生回路、２〜４はクロック生成
回路を内蔵した従来のマイクロプロセッサ、５はマイク
ロプロセッサ２〜４の内部制御回路の動作開始を制御す
る動作開始制御回路、６はマイクロプロセッサ２〜４に
より共用されるメモリ、７はバス線である。

【０００６】かかるシステムにおいては、図１７Ａに示
すように、電源が投入され、これが安定すると、図１７
Ｂに示すように、参照クロック発生回路１から参照クロ
ックが発生され、これがマイクロプロセッサ２〜４に供
給される。

【０００７】この結果、マイクロプロセッサ２〜４で
は、それぞれ、図１７Ｃ〜図１７Ｅに示すように、内蔵
されたクロック生成回路によりクロックが生成される
が、これらマイクロプロセッサ２〜４において生成され
るクロックは、マイクロプロセッサ２〜４が異なる規格
の場合はもちろん、同一規格の場合であっても、時間的
なバラツキをもって安定するのが一般的である。

【０００８】ここでは、例えば、まず、時刻Ｔ１で、マ
イクロプロセッサ３の内部生成クロックが参照クロック
に同期して安定し、次に、時刻Ｔ２で、マイクロプロセ
ッサ２の内部生成クロックが参照クロックに同期して安
定し、最後に、時刻Ｔ３で、マイクロプロセッサ４の内
部生成クロックが参照クロックに同期して安定する例が
示されている。

【０００９】ここに、このシステムでは、時刻Ｔ３にお
いて、マイクロプロセッサ２〜４の内部生成クロックが
全て参照クロックに同期して安定する状態になるにも関
わらず、これを知る方法がない。

【００１０】このため、十分なマージンを見込んだ上
で、マイクロプロセッサ２〜４の内部生成クロックが十
分に安定すると想定される期間が経過する前は、動作開
始制御回路５から動作抑止信号をマイクロプロセッサ２
〜４に対して供給し、マイクロプロセッサ２〜４の内部
制御回路の動作開始を抑止し、マイクロプロセッサ２〜
４の内部生成クロックが十分に安定すると想定される期
間が経過した時点Ｔ４で、動作抑止信号の供給を止め、
マイクロプロセッサ２〜４の内部制御回路に対する動作
開始の抑止を解除するという制御が行われていた。

【００１１】

【発明が解決しようとする課題】このように、クロック
生成回路を内蔵した従来のマイクロプロセッサを複数個
使用してシステムを構成する場合、これら複数のマイク
ロプロセッサのうち、内部生成クロックが安定するまで
の期間が最も長いものを検討し、動作抑止信号の有効期
間を決定しなければならず、この分、システムの設計が
繁雑になると共に、内部制御回路の動作開始までに、必
要最小限の遅延時間ΔＤＴ１を越えた無駄な遅延期間Δ
ＤＴ２を設定しなければならないという問題点があっ
た。

【００１２】本発明は、かかる点に鑑み、クロック生成
回路を内蔵してなる複数のマイクロプロセッサを使用し
てシステムを構成する場合、これを使用する場合には、
内部制御回路の動作開始を制御する動作開始制御回路を
外部回路として設ける必要がなく、その分、システムの
設計を容易化することができると共に、内部制御回路の
動作開始までの遅延時間を必要最小限に抑えることがで
き、その分、システムの立ち上がり時間を短くすること
ができるようにしたマイクロプロセッサを提供すること
を目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、８はマイクロプロセッサ本体、９〜１
１は外部端子、１２は外部端子９を介して外部から供給
される参照クロックに同期させた内部生成クロックを生
成するクロック生成回路である。

【００１４】また、１３はスイッチ素子であり、このス
イッチ素子１３は、その一端１３Ａを外部端子１０に接
続され、他端１３Ｂをロウレベル電源、例えば、接地線
に接続されている。

【００１５】また、１４はクロック生成回路１２が内部
生成クロックの生成を開始又は再開した後、内部生成ク
ロックが参照クロックに同期して安定したか否かを監視
し、内部生成クロックが参照クロックに同期して安定す
るまでは、スイッチ素子１３をＯＮ（導通）状態に維持
し、内部生成クロックが参照クロックに同期して安定し
た場合には、スイッチ素子１３をＯＦＦ（非導通）状態
とする同期監視回路である。

【００１６】また、１５は内部生成クロックが供給され
る内部制御回路、１６はクロック生成回路１２が内部生
成クロックの生成を開始又は再開した場合において、外
部端子１１がロウレベルとされる場合は、内部制御回路
１５の動作開始を抑止し、外部端子１１がハイレベルと
される場合には、内部制御回路１５に対する動作開始の
抑止を解除する動作開始制御回路である。

【００１７】

【作用】本発明のマイクロプロセッサを複数個、例え
ば、２個使用してシステムを構成する場合には、図２に
示すように接続する。図中、１７、１８は本発明のマイ
クロプロセッサ、１９、２０は外部端子９に対応する外
部端子、２１、２２は外部端子１０に対応する外部端子
である。

【００１８】また、２３、２４は外部端子１１に対応す
る外部端子、２５、２６はスイッチ素子１３に対応する
スイッチ素子、２７、２８は動作開始制御回路１６に対
応する動作開始制御回路、２９は電源電圧Ｖccを供給す
る電源線、３０は抵抗、３１はバス線である。

【００１９】このように接続する場合、参照クロックの
供給を受けて、マイクロプロセッサ１７、１８のクロッ
ク生成回路（図示せず）が内部生成クロックの生成を開
始又は再開した場合、内部生成クロックがともに参照ク
ロックに同期して安定していない状態では、スイッチ素
子２５、２６はＯＮとされる。

【００２０】この結果、外部端子２１〜２４はロウレベ
ルとなり、動作開始制御回路２７、２８は、それぞれ、
マイクロプロセッサ１７、１８の内部制御回路の動作開
始を抑止することになる。

【００２１】その後、マイクロプロセッサ１７、１８の
内部生成クロックのいずれか一方が参照クロックに同期
して安定し、他方が、未だ、参照クロックに同期して安
定していない状態になると、スイッチ素子２５、２６の
うち、いずれか一方はＯＦＦとなるが、他方がＯＮの状
態を維持することになる。

【００２２】この結果、外部端子２１〜２４はロウレベ
ルを維持し、動作開始制御回路２７、２８は、それぞ
れ、マイクロプロセッサ１７、１８の内部制御回路の動
作開始の抑止を維持することになる。

【００２３】そして、その後、マイクロプロセッサ１
７、１８の内部生成クロックがともに参照クロックに同
期して安定した状態になると、スイッチ素子２５、２６
はＯＦＦの状態となる。

【００２４】この結果、外部端子２１〜２４はハイレベ
ルとなり、動作開始制御回路２７、２８は、それぞれ、
マイクロプロセッサ１７、１８の内部制御回路に対する
動作開始の抑止を解除することになる。

【００２５】このように、クロック生成回路を内蔵して
なる複数のマイクロプロセッサを使用してシステムを構
成する場合において、本発明のマイクロプロセッサを使
用する場合には、内部生成クロックの生成が開始又は再
開された場合、全てのマイクロプロセッサの内部生成ク
ロックがともに参照クロックに同期して安定した状態と
なった時点で、全てのマイクロプロセッサの内部制御回
路の動作を同時に開始させることができる。

【００２６】したがって、使用する複数のマイクロプロ
セッサの中で、内部生成クロックが参照クロックに同期
して安定するまでの期間が最も長いものを検討し、これ
に合わせた動作開始制御回路を外部回路として設ける必
要がなく、その分、システムの設計を容易化することが
できる。

【００２７】また、全てのマイクロプロセッサの内部生
成クロックがともに参照クロックに同期して安定した状
態となった時点で、内部制御回路の動作を開始させるこ
とができるので、マージンを見込んだ余分な遅延時間を
設定する必要がなく、内部制御回路の動作開始までの遅
延時間を必要最小限に抑えることができ、その分、シス
テムの立ち上がり時間を短くすることができる。

【００２８】なお、図３に示すように、動作開始制御回
路１６については、その入力端１６Ａを外部端子１１に
接続せず、外部端子１０に接続するようにしても良く、
このようにする場合には、外部端子１１は不要となり、
外部端子の数を減らすことができる。

【００２９】

【実施例】以下、図４〜図１５を参照して、本発明の第
１実施例及び第２実施例について説明する。

【００３０】第１実施例・・図４〜図１４図４は本発明の第１実施例の要部を示すブロック図であ
り、図中、３３はマイクロプロセッサ本体、３４〜３６
は外部端子、３７は外部から供給される参照クロックを
入力し、参照クロックと内部で生成される内部生成クロ
ックとの位相差を検出する位相差検出回路である。

【００３１】また、３８は位相差検出回路３７から出力
される位相差検出信号が入力されるシフトレジスタ、３
９はシフトレジスタ３８に入力される位相差検出信号に
対応する周波数のクロックを出力するデジタル可変発振
回路である。

【００３２】また、４０はデジタル可変発振回路３９か
ら出力されるクロックを分周する分周回路であり、本実
施例においては、これら位相差検出回路３７、シフトレ
ジスタ３８、デジタル可変発振回路３９、分周回路４０
で参照クロックと同期した内部生成クロックを生成する
ＰＬＬ回路からなるクロック生成回路が構成されてい
る。

【００３３】また、４１は分周回路４０から出力される
内部生成クロックを４相クロック化する４相クロック生
成回路、４２は４相クロック生成回路４１の出力側に設
けられているバッファ、４３は４相クロック化された内
部生成クロックが供給される内部制御回路である。

【００３４】また、４４はスイッチ素子をなすｎＭＯＳ
トランジスタ、４５は位相差検出回路３７を監視して、
電源投入あるいはリセットにより内部生成クロックの生
成が開始又は再開された場合、内部生成クロックが参照
クロックに同期して安定したか否かを判断し、内部生成
クロックが参照クロックに同期して安定するまではロウ
レベルの信号を出力し、内部生成クロックが参照クロッ
クに同期して安定した場合にはハイレベルからなる安定
表示信号を出力する安定表示信号出力回路である。

【００３５】また、４６は安定表示信号出力回路４５か
ら供給される信号を反転した信号をｎＭＯＳトランジス
タ４４に供給し、そのＯＮ、ＯＦＦを制御するスイッチ
制御回路である。

【００３６】このスイッチ制御回路４６は、例えば、Ｄ
フリップフロップを使用し、そのクロック入力端子にバ
ッファ４２から出力されるクロックを入力し、このクロ
ックに同期して安定表示信号をデータ入力し、その反転
出力をｎＭＯＳトランジスタ４４に与えるように構成さ
れる。

【００３７】また、４７は外部端子３６に入力されるデ
ータを内部に取り込むための入力回路であり、この入力
回路４７は外部端子３６に入力されるデータをバッファ
４２から出力されるクロックに同期してラッチするよう
に構成される。

【００３８】また、４８は電源投入あるいはリセットに
より内部生成クロックの生成が開始又は再開された場合
において、外部端子３６がロウレベルとされる場合に
は、内部制御回路４３の動作開始を抑止し、外部端子３
６がハイレベルとされる場合には、内部制御回路４３に
対する動作開始の抑止を解除する動作開始制御回路であ
る。

【００３９】ここに、位相差検出回路３７は、具体的に
は、例えば、図５に示すように構成される。図中、４９
は参照クロックが入力される参照クロック入力端子、５
０は内部生成クロックが入力される内部生成クロック入
力端子、５１はリセット信号／ＲＥＳＥＴが入力される
リセット信号入力端子である。

【００４０】また、５２は参照クロックの立ち上がりを
検出する参照クロック立ち上がり検出回路、５３は内部
生成クロックの立ち上がりを検出する内部生成クロック
立ち上がり検出回路である。

【００４１】また、５４はノード５５に得られる参照ク
ロック立ち上がり検出信号とノード５６に得られる内部
生成クロック立ち上がり検出信号との位相差を検出する
回路、５７は位相差検出信号が出力される位相差検出信
号出力端子である。

【００４２】また、シフトレジスタ３８は、具体的に
は、例えば、図６及び図７に示すように構成される。図
中、５８は位相差検出信号が入力される位相差検出信号
入力端子、５９はクロックＣＬＫが入力されるクロック
入力端子、６０はリセット信号／ＲＥＳＥＴが入力され
るリセット信号入力端子である。

【００４３】また、６１_n、６１_n-1、６１₁、６１₀は出
力信号Ｑ_n、Ｑ_n-1、Ｑ₁、Ｑ₀が出力される出力端子、６
２は繰り返し単位であり、出力端子６１_n-1と出力端子
６１₁の間の各段は、符号６２で示す回路部分が繰り返
されて構成されている。

【００４４】また、デジタル可変発振回路３９は、具体
的には、例えば、図８に示すように構成される。図中、
６３_n、６３_n-1、６３₄、６３₃、６３₂、６３₁、６３₀
はシフトレジスタ３８から出力される信号Ｑ_n、Ｑ_n-1、
Ｑ₄、Ｑ₃、Ｑ₂、Ｑ₁、Ｑ₀が入力信号Ｉ_n、Ｉ_n-1、Ｉ₄、
Ｉ₃、Ｉ₂、Ｉ₁、Ｉ₀として入力される入力端子、６４は
クロックＣＬＫが出力されるクロック出力端子である。

【００４５】なお、図９及び図１０はデジタル可変発振
回路３９の動作を示す論理回路図であり、図９はＩ_n＝
０、Ｉ_n-1＝０、Ｉ₄＝０、Ｉ₃＝０、Ｉ₂＝０、Ｉ₁＝
０、Ｉ₀＝１として発振周波数を最高にした状態を示し
ており、太い実線６５で示す部分は活性化されている部
分である。

【００４６】また、図１０はＩ_n＝１、Ｉ_n-1＝０、Ｉ₄
＝０、Ｉ₃＝０、Ｉ₂＝０、Ｉ₁＝０、Ｉ₀＝０として発振
周波数を最低にした場合を示しており、太い実線６６で
示す部分は活性化されている部分である。

【００４７】また、安定表示信号出力回路４５は、具体
的には、例えば、図１１に示すように構成される。図
中、６７は位相差検出回路３７の参照クロック立ち上が
り検出回路５２のノード５５に得られる参照クロック立
ち上がり検出信号を入力する参照クロック立ち上がり検
出信号入力端子である。

【００４８】また、６８は位相差検出回路３７の内部生
成クロック立ち上がり検出回路５３のノード５６に得ら
れる内部生成クロック立ち上がり検出信号を入力する内
部生成クロック立ち上がり検出信号入力端子、６９、７
０は積分回路、７１、７２はヒステリシス・インバータ
である。

【００４９】ここに、図１２は、安定表示信号出力回路
４５の動作を説明するための波形図であり、図１２Ａは
位相差検出回路３７の参照クロック入力端子４９に入力
される参照クロックを示す波形図、図１２Ｂは内部生成
クロック入力端子５０に入力される内部生成クロックを
示す波形図である。

【００５０】また、図１２Ｃは参照クロック立ち上がり
検出回路５２のノード５５に得られる参照クロック立ち
上がり検出信号を示す波形図、図１２Ｄは内部生成クロ
ック立ち上がり検出回路５３のノード５６に得られる内
部生成クロック立ち上がり検出信号を示す波形図であ
る。

【００５１】また、図１２Ｅは安定表示信号出力回路４
５のノード７３に得られる信号を示す波形図、図１２Ｆ
は安定表示信号出力回路４５のノード７４に得られる信
号を示す波形図である。

【００５２】また、図１２Ｇは積分回路６９の出力信号
を示す波形図、図１２Ｈは積分回路７０の出力信号を示
す波形図、ヒステリシス・インバータ７１の出力信号を
示す波形図、図１２Ｊはヒステリシス・インバータ７２
の出力信号を示す波形図、図１２Ｋは安定表示信号出力
回路４５から出力される安定表示信号を示す波形図であ
る。

【００５３】ここに、本実施例のマイクロプロセッサを
複数個、例えば、３個使用してシステムを構成する場合
には、例えば、図１３に示すように接続する。図中、７
５は参照クロックを発生する参照クロック発生回路であ
る。

【００５４】また、７６〜７８は本実施例のマイクロプ
ロセッサ、７９〜８１は外部端子３４（図４参照）に対
応する外部端子、８２〜８４は外部端子３５（図４参
照）に対応する外部端子である。

【００５５】また、８５〜８７は外部端子３６（図４参
照）に対応する外部端子、８８〜９０はｎＭＯＳトラン
ジスタ４４（図４参照）に対応するｎＭＯＳトランジス
タである。

【００５６】また、９１〜９３は動作開始制御回路４８
（図４参照）に対応する動作開始制御回路、９４は電源
電圧Ｖccを供給する電源線、９５は抵抗、９６はマイク
ロプロセッサ７６〜７８によって共用されるメモリ、９
７はバス線である。

【００５７】ここに、図１４は図１３に示すシステムの
動作を説明するための波形図であり、図１４Ａは電源電
圧Ｖccを示す波形図、図１４Ｂは参照クロック発生回路
７５から出力される参照クロックを示す波形図である。

【００５８】また、図１４Ｃはマイクロプロセッサ７６
の内部生成クロックを示す波形図、図１４Ｄはマイクロ
プロセッサ７６の安定表示信号出力回路（図示せず）か
ら出力される安定表示信号を示す波形図である。

【００５９】また、図１４Ｅはマイクロプロセッサ７７
の内部生成クロックを示す波形図、図１４Ｆはマイクロ
プロセッサ７７の安定表示信号出力回路（図示せず）か
ら出力される安定表示信号を示す波形図である。

【００６０】また、図１４Ｇはマイクロプロセッサ７８
の内部生成クロックを示す波形図、図１４Ｈはマイクロ
プロセッサ７８の安定表示信号出力回路（図示せず）か
ら出力される安定表示信号を示す波形図、図１４Ｉは外
部端子８２〜８７のレベルを示す波形図である。

【００６１】かかるシステムにおいては、図１４Ａに示
すように、電源が投入され、電源電圧が安定すると、参
照クロック発生回路７５においては、図１４Ｂに示すよ
うに参照クロックが発生され、これがマイクロプロセッ
サ７６〜７８に供給される。

【００６２】この結果、かかる参照クロックに対応し
て、マイクロプロセッサ７６〜７８においては、それぞ
れ、図１４Ｃ、図１４Ｅ、図１４Ｇに示すように、内部
生成クロックが生成され始める。

【００６３】ここに、マイクロプロセッサ７６〜７８の
内部生成クロックがともに参照クロックに同期して安定
していない状態では、ｎＭＯＳトランジスタ８８〜９０
はＯＮ状態とされる。

【００６４】この結果、図１４Ｉに示すように、外部端
子８２〜８７はロウレベルとなり、動作開始制御回路９
１〜９３は、それぞれ、マイクロプロセッサ７６〜７８
の内部制御回路の動作開始を抑止する。

【００６５】そして、例えば、時刻Ｔ１で、マイクロプ
ロセッサ７７の内部生成クロックが参照クロックに同期
して安定したとすると、図１４Ｆに示すように、マイク
ロプロセッサ７７内の安定表示信号出力回路（図示せ
ず）からはハイレベルからなる安定表示信号が出力され
る。

【００６６】すると、これに対応して、マイクロプロセ
ッサ７７内のスイッチ制御回路（図示せず）は、ハイレ
ベルからなる安定表示信号を反転してなるロウレベル信
号をｎＭＯＳトランジスタ８９に供給し、ｎＭＯＳトラ
ンジスタ８９をＯＮからＯＦＦの状態にする。

【００６７】この場合、マイクロプロセッサ７６、７８
のｎＭＯＳトランジスタ８８、８９は、依然、ＯＮの状
態にあるので、図１４Ｉに示すように、外部端子８２〜
８７はロウレベルを維持し、動作開始制御回路９１〜９
３は、それぞれ、マイクロプロセッサ７６〜７８の内部
制御回路に対する動作開始の抑止を維持する。

【００６８】その後、例えば、時刻Ｔ２で、マイクロプ
ロセッサ７６の内部生成クロックが参照クロックに同期
して安定したとすると、図１４Ｄに示すように、マイク
ロプロセッサ７６内の安定表示信号出力回路（図示せ
ず）からはハイレベルからなる安定表示信号が出力され
る。

【００６９】すると、これに対応して、マイクロプロセ
ッサ７６内のスイッチ制御回路（図示せず）は、ハイレ
ベルからなる安定表示信号を反転してなるロウレベル信
号をｎＭＯＳトランジスタ８８に供給し、ｎＭＯＳトラ
ンジスタ８８をＯＮからＯＦＦの状態にする。

【００７０】この場合においても、マイクロプロセッサ
７８のｎＭＯＳトランジスタ９０は、依然、ＯＮの状態
にあるので、図１４Ｉに示すように、外部端子８２〜８
７はロウレベルを維持し、動作開始制御回路９１〜９３
は、それぞれ、マイクロプロセッサ７６〜７８の内部制
御回路に対する動作開始の抑止を維持する。

【００７１】その後、例えば、時刻Ｔ３でマイクロプロ
セッサ７８の内部生成クロックが参照クロックに同期し
て安定したとすると、図１４Ｈに示すように、マイクロ
プロセッサ７８内の安定表示信号出力回路（図示せず）
からはハイレベルからなる安定表示信号が出力される。

【００７２】すると、これに対応して、マイクロプロセ
ッサ７８内のスイッチ制御回路（図示せず）は、ハイレ
ベルからなる安定表示信号を反転してなるロウレベル信
号をｎＭＯＳトランジスタ９０に供給し、ｎＭＯＳトラ
ンジスタ９０をＯＮからＯＦＦの状態にする。

【００７３】ここに、ｎＭＯＳトランジスタ８８〜９０
は全てＯＦＦの状態とされるので、外部端子８２〜８７
はハイレベルとなり、動作開始制御回路９１〜９３は、
それぞれ、マイクロプロセッサ７６〜７８の内部制御回
路の動作開始の抑止を解除する。

【００７４】このように、クロック生成回路を内蔵して
なる複数のマイクロプロセッサを使用してシステムを構
成する場合において、この第１実施例のマイクロプロセ
ッサを使用する場合には、内部生成クロックの生成が開
始又は再開された場合、全てのマイクロプロセッサの内
部生成クロックがともに参照クロックに同期して安定し
た状態となった時点で、全てのマイクロプロセッサの内
部制御回路の動作を同時に開始させることができる。

【００７５】したがって、使用する複数のマイクロプロ
セッサの中で、内部生成クロックが参照クロックに同期
して安定するまでの期間が最も長いものを検討し、これ
に合わせた動作開始制御回路を外部回路として設ける必
要がなく、その分、システムの設計を容易化することが
できる。

【００７６】また、全てのマイクロプロセッサの内部生
成クロックがともに参照クロックに同期して安定した状
態となった時点で、全てのマイクロプロセッサの内部制
御回路の動作を開始させることができるので、マージン
を見込んだ余分な遅延時間を設定する必要がなく、内部
制御回路の動作開始までの遅延時間を必要最小限に抑え
ることができ、その分、システムの立ち上がり時間を短
くすることができる。

【００７７】第２実施例・・図１５図１５は本発明の第２実施例の要部を示すブロック図で
あり、この第２実施例は、入力回路４７の入力端４７Ａ
を外部端子３５に接続し、その他については、第１実施
例と同様に構成したものである。

【００７８】この第２実施例によれば、クロック生成回
路を内蔵してなる複数のマイクロプロセッサを使用して
システムを構成する場合、外部端子３５に対応する外部
端子間を配線で接続し、更に、この配線に抵抗を介して
ハイレベル電源を供給することにより、第１実施例を使
用する場合と同様の作用効果を得ることができると共
に、図４に示す外部端子３６を不要とし、外部端子の数
を１個減らすことができる。

【００７９】

【発明の効果】クロック生成回路を内蔵してなる複数の
マイクロプロセッサを使用してシステムを構成する場合
において、本発明のマイクロプロセッサを使用する場合
には、内部生成クロックの生成が開始又は再開された場
合、全てのマイクロプロセッサの内部生成クロックがと
もに参照クロックに同期して安定した状態となった時点
で、全てのマイクロプロセッサの内部制御回路の動作を
同時に開始させることができるので、使用する複数のマ
イクロプロセッサの中で、内部生成クロックが参照クロ
ックに同期して安定するまでの期間が最も長いものを検
討し、これに合わせた動作開始制御回路を外部回路とし
て設ける必要がなく、その分、システムの設計の容易化
を図ることができると共に、マージンを見込んだ余分な
遅延時間を設定する必要がなく、内部制御回路の動作開
始までの遅延時間を必要最小限に抑えることができ、そ
の分、システムの立ち上がり時間を短くすることができ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明のマイクロプロセッサの使用例を示すブ
ロック図である。

【図３】本発明の原理説明図である。

【図４】本発明の第１実施例の要部を示すブロック図で
ある。

【図５】本発明の第１実施例を構成する位相差検出回路
を示す論理回路図である。

【図６】本発明の第１実施例を構成するシフトレジスタ
の一部分を示す論理回路図である。

【図７】本発明の第１実施例を構成するシフトレジスタ
の一部分を示す論理回路図である。

【図８】本発明の第１実施例を構成するデジタル可変発
振回路を示す論理回路図である。

【図９】本発明の第１実施例を構成するデジタル可変発
振回路が最高周波数を出力する場合を示す論理回路図で
ある。

【図１０】本発明の第１実施例を構成するデジタル可変
発振回路が最低周波数を出力する場合を示す論理回路図
である。

【図１１】本発明の第１実施例を構成する安定表示信号
出力回路を示す回路図である。

【図１２】本発明の第１実施例を構成する安定表示信号
出力回路の動作を説明するための波形図である。

【図１３】本発明の第１実施例の使用例を示すブロック
図である。

【図１４】図１３に示すシステムの動作を説明するため
の波形図である。

【図１５】本発明の第２実施例の要部を示すブロック図
である。

【図１６】クロック生成回路を内蔵した従来のマイクロ
プロセッサの使用例を示すブロック図である。

【図１７】図１６に示すシステムの動作を説明するため
の波形図である。

【符号の説明】

８マイクロプロセッサ本体９〜１１外部端子１２クロック生成回路１３スイッチ素子１４同期監視回路１５内部制御回路１６動作開始制御回路

Claims

【特許請求の範囲】

【請求項１】第１の外部端子（９）を介して外部から供
給される参照クロックに同期させた内部生成クロックを
生成するクロック生成回路（１２）と、一端（１３Ａ）
を第２の外部端子（１０）に接続され、他端（１３Ｂ）
をロウレベル電源に接続されたスイッチ素子（１３）
と、前記クロック生成回路（１２）が前記内部生成クロ
ックの生成を開始又は再開した後、前記内部生成クロッ
クが前記参照クロックに同期して安定したか否かを監視
して、前記内部生成クロックが前記参照クロックに同期
して安定するまでは、前記スイッチ素子（１３）を導通
状態とし、前記内部生成クロックが参照クロックに同期
して安定した場合には、前記スイッチ素子（１３）を非
導通状態とする同期監視回路（１４）と、第３の外部端
子（１１）に接続され、前記クロック生成回路（１２）
が前記内部生成クロックの生成を開始又は再開した後、
前記第３の外部端子（１１）がロウレベルとされる場合
には、前記内部生成クロックが供給される内部制御回路
（１５）の動作開始を抑止し、前記第３の外部端子（１
１）がハイレベルとされる場合には、前記内部制御回路
（１５）に対する動作開始の抑止を解除する動作開始制
御回路（１６）とを内蔵して構成されていることを特徴
とするマイクロプロセッサ。
【請求項２】第１の外部端子（９）を介して外部から供
給される参照クロックに同期させた内部生成クロックを
生成するクロック生成回路（１２）と、一端（１３Ａ）
を第２の外部端子（１０）に接続され、他端（１３Ｂ）
をロウレベル電源に接続されたスイッチ素子（１３）
と、前記クロック生成回路（１２）が前記内部生成クロ
ックの生成を開始又は再開した後、前記内部生成クロッ
クが前記参照クロックに同期して安定したか否かを監視
して、前記内部生成クロックが前記参照クロックに同期
して安定するまでは、前記スイッチ素子（１３）を導通
状態とし、前記内部生成クロックが参照クロックに同期
して安定した場合には、前記スイッチ素子（１３）を非
導通状態とする同期監視回路（１４）と、前記第２の外
部端子（１０）に接続され、前記クロック生成回路（１
２）が前記内部生成クロックの生成を開始又は再開した
後、前記第２の外部端子（１０）がロウレベルとされる
場合には、前記内部生成クロックが供給される内部制御
回路（１５）の動作開始を抑止し、前記第２の外部端子
（１０）がハイレベルとされる場合には、前記内部制御
回路（１５）に対する動作開始の抑止を解除する動作開
始制御回路（１６）とを内蔵して構成されていることを
特徴とするマイクロプロセッサ。
【請求項３】前記内部クロック生成回路（１２）は、少
なくとも、前記参照クロックと前記内部生成クロックと
の位相差を検出する位相差検出回路と、該位相差検出回
路から出力される位相差検出信号が入力されるシフトレ
ジスタと、該シフトレジスタに入力される前記位相差検
出信号に対応する周波数のクロックを出力するデジタル
可変発振回路とを設けて構成されていることを特徴とす
る請求項１又は２記載のマイクロプロセッサ。
【請求項４】前記スイッチ素子（１３）は、ｎＭＯＳト
ランジスタからなり、そのドレインを前記第２の外部端
子（１０）に接続され、そのソースを接地され、そのゲ
ート電圧を前記同期監視回路（１４）により制御される
ように構成されていることを特徴とする請求項１、２又
は３記載のマイクロプロセッサ。