JPH065721A - ビアホールの形成方法 - Google Patents
ビアホールの形成方法Info
- Publication number
- JPH065721A JPH065721A JP16521392A JP16521392A JPH065721A JP H065721 A JPH065721 A JP H065721A JP 16521392 A JP16521392 A JP 16521392A JP 16521392 A JP16521392 A JP 16521392A JP H065721 A JPH065721 A JP H065721A
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- JP
- Japan
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- via hole
- insulating film
- wiring
- inter
- wiring electrode
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】ステップカバレッジの悪化，配線断線をおさえ
た信頼性の良いビアホールを形成する。 【構成】配線電極上にビアホールを形成する場合、電極
上の絶縁膜の厚さに応じて、または配線電極の幅に応じ
てビアホールのパターンの径が異なったマスクを使用す
る。 【効果】絶縁膜の膜厚の影響を受けずアスペクト比が小
さく高信頼性のビアホールが形成される。
た信頼性の良いビアホールを形成する。 【構成】配線電極上にビアホールを形成する場合、電極
上の絶縁膜の厚さに応じて、または配線電極の幅に応じ
てビアホールのパターンの径が異なったマスクを使用す
る。 【効果】絶縁膜の膜厚の影響を受けずアスペクト比が小
さく高信頼性のビアホールが形成される。
Description
【０００１】
【産業上の利用分野】本発明は二層以上の金属配線を有
する半導体装置のビアホールの形成方法に関する。
する半導体装置のビアホールの形成方法に関する。
【０００２】
【従来の技術】従来のビアホールの形成方法を図３を用
いて説明する。まず図３（ａ）に示すように、半導体基
板１上に層間絶縁膜２を形成した後、全面に配線電極と
なる金属（例えばアルミ）を堆積し、周知のＰＲ技術・
エッチング技術を用いて第１層配線電極３，４を形成す
る。その上部に第１絶縁酸化膜５とシリカ膜６と第２絶
縁酸化膜７とからなる配線間絶縁膜８を形成する。次い
でフォトレジスト９を塗布し、ビアホールサイズのパタ
ーンが同じマスクを用いて周知のＰＲ技術にて第１配線
電極３，４上にたがいに等しい大きさの開孔パターンを
形成する。次いで開孔パターンをマスクとして等方性の
エッチング及び異方性のエッチングを行ないビアホール
１０，１１を形成する。次に図３（ｂ）に示すように、
フォトレジストを除去して第２層配線電極１２を形成
し、ビアホールを介して第１配線電極と第２配線電極が
接続される。
いて説明する。まず図３（ａ）に示すように、半導体基
板１上に層間絶縁膜２を形成した後、全面に配線電極と
なる金属（例えばアルミ）を堆積し、周知のＰＲ技術・
エッチング技術を用いて第１層配線電極３，４を形成す
る。その上部に第１絶縁酸化膜５とシリカ膜６と第２絶
縁酸化膜７とからなる配線間絶縁膜８を形成する。次い
でフォトレジスト９を塗布し、ビアホールサイズのパタ
ーンが同じマスクを用いて周知のＰＲ技術にて第１配線
電極３，４上にたがいに等しい大きさの開孔パターンを
形成する。次いで開孔パターンをマスクとして等方性の
エッチング及び異方性のエッチングを行ないビアホール
１０，１１を形成する。次に図３（ｂ）に示すように、
フォトレジストを除去して第２層配線電極１２を形成
し、ビアホールを介して第１配線電極と第２配線電極が
接続される。
【０００３】
【発明が解決しようとする課題】まず、第１層配線電極
上の配線間絶縁膜の膜厚が異なるケースが生じる理由を
図４を用いて説明する。
上の配線間絶縁膜の膜厚が異なるケースが生じる理由を
図４を用いて説明する。
【０００４】図４（ａ），（ｂ）は典型的な平坦性の良
い配線間絶縁膜の形成方法を示したものである。図４
（ａ），（ｂ）に示すように層間絶縁膜２上に幅が小さ
い第１層配線電極４と幅が大きい第１層配線電極３とが
存在している。まずプラズマ気相成長法により酸化膜５
を形成させ、次いで塗布膜例えばシリカ６を塗布する。
この時、幅の小さい第１層配線電極４上のシリカは凹部
に流れ込むため薄くなり、その後の一様なエッチバック
により幅が小さい第１層配線電極４上の絶縁膜５は、幅
が大きい第１層配線電極３上に比べて薄くなる（図４
（ｂ））。
い配線間絶縁膜の形成方法を示したものである。図４
（ａ），（ｂ）に示すように層間絶縁膜２上に幅が小さ
い第１層配線電極４と幅が大きい第１層配線電極３とが
存在している。まずプラズマ気相成長法により酸化膜５
を形成させ、次いで塗布膜例えばシリカ６を塗布する。
この時、幅の小さい第１層配線電極４上のシリカは凹部
に流れ込むため薄くなり、その後の一様なエッチバック
により幅が小さい第１層配線電極４上の絶縁膜５は、幅
が大きい第１層配線電極３上に比べて薄くなる（図４
（ｂ））。
【０００５】従来のビアホールの形成法は、配線間絶縁
膜の厚さに関わらず同じ寸法で形成されている為、図３
（ｂ）に示す様に幅が小さい配線電極４上の様な膜厚が
薄い配線間絶縁膜に比べ、幅が大きい配線電極３上の様
な膜厚が厚い配線間絶縁膜上のビアホールのアスペクト
比が大きくなってしまい、第２層配線電極１２のステッ
プカバレッジが悪くなり断線してしまうという信頼性上
の問題があった。
膜の厚さに関わらず同じ寸法で形成されている為、図３
（ｂ）に示す様に幅が小さい配線電極４上の様な膜厚が
薄い配線間絶縁膜に比べ、幅が大きい配線電極３上の様
な膜厚が厚い配線間絶縁膜上のビアホールのアスペクト
比が大きくなってしまい、第２層配線電極１２のステッ
プカバレッジが悪くなり断線してしまうという信頼性上
の問題があった。
【０００６】また、この問題を解決する為に、図５
（ａ）に示すようにＰＲパターニング時紫外線照射量を
多くしてビアホール径を大きくしたり、図５（ｂ）に示
すように等方性エッチング量を多くしてビアホール径を
大きくすると、ビアホールが幅の小さい第１層配線電極
４からはみ出して形成されてしまうという不都合が生じ
る。
（ａ）に示すようにＰＲパターニング時紫外線照射量を
多くしてビアホール径を大きくしたり、図５（ｂ）に示
すように等方性エッチング量を多くしてビアホール径を
大きくすると、ビアホールが幅の小さい第１層配線電極
４からはみ出して形成されてしまうという不都合が生じ
る。
【０００７】
【課題を解決するための手段】本発明のビアホールの形
成方法は、配線間絶縁膜の厚さの違いに応じて、マスク
上のビアホールのパターンの径が異なる、すなわち現像
後のフォトレジストパターン９のビアホールエッチング
用の孔の大きさ（孔の径）が異なることを特徴としてい
る。
成方法は、配線間絶縁膜の厚さの違いに応じて、マスク
上のビアホールのパターンの径が異なる、すなわち現像
後のフォトレジストパターン９のビアホールエッチング
用の孔の大きさ（孔の径）が異なることを特徴としてい
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を説明する半
導体チップの断面図である。なお簡略化のため第１層配
線電極下の層間絶縁膜と半導体基板との間は省略してあ
る。また図１において図３〜図５と同一もしくは類似の
機能の箇所は同じ符合を用いており、説明を一部省略し
ている。
導体チップの断面図である。なお簡略化のため第１層配
線電極下の層間絶縁膜と半導体基板との間は省略してあ
る。また図１において図３〜図５と同一もしくは類似の
機能の箇所は同じ符合を用いており、説明を一部省略し
ている。
【００１０】図１に示すように、たがいに幅が異なる第
１層配線電極３，４上に、配線間絶縁膜８が形成されて
いる。この図では、配線間絶縁膜を約１．０μｍ形成
し、幅が小さい配線電極４上では約０．８μｍの膜厚と
なっている例を示している。この絶縁膜にビアホールを
形成する際、あらかじめ第１層配線電極の幅が大きい部
分のビアホールのパターンを大きくしたマスクを使用し
て、フォトレジスト９のパターニングを行なう。図１で
は幅が小さい配線電極４上のビアホール径１μｍに対
し、幅の大きい配線電極３上のビアホールを１．５μｍ
としている。
１層配線電極３，４上に、配線間絶縁膜８が形成されて
いる。この図では、配線間絶縁膜を約１．０μｍ形成
し、幅が小さい配線電極４上では約０．８μｍの膜厚と
なっている例を示している。この絶縁膜にビアホールを
形成する際、あらかじめ第１層配線電極の幅が大きい部
分のビアホールのパターンを大きくしたマスクを使用し
て、フォトレジスト９のパターニングを行なう。図１で
は幅が小さい配線電極４上のビアホール径１μｍに対
し、幅の大きい配線電極３上のビアホールを１．５μｍ
としている。
【００１１】その結果、配線電極３，４上共にアスペク
ト比が小さいビアホールが形成される。
ト比が小さいビアホールが形成される。
【００１２】また、この形成方法は、多層配線間のビア
ホール形成全てに適用可能である。
ホール形成全てに適用可能である。
【００１３】次に、本発明の第２の実施例を図２を用い
て説明する。図２においても他の図と同一もしくは類似
の機能の個所は同じ符合を用いており、説明を一部省略
してある。
て説明する。図２においても他の図と同一もしくは類似
の機能の個所は同じ符合を用いており、説明を一部省略
してある。
【００１４】図２は第１層配線電極３上に第１配線間絶
縁膜８を約１．０μｍ形成し、その上に第２層配線電極
１２を形成した後、第２配線間絶縁膜１３を約１．０μ
ｍ形成した例を示している。この場合の配線間絶縁膜
は、第１層配線電極３上では約２．０μｍ、第２層配線
電極１２上では約１．０μｍの膜厚となる。この第１，
２層配線電極３，１２に対してビアホールを形成する
際、あらかじめ第１層配線電極上のビアホール径を大き
くしたマスクを使用して、フォトレジスト９のパターニ
ングを行なう。図２は、第１層配線電極３上のビアホー
ルの径を約２．０μｍ，第２層配線電極１２上のビアホ
ールの径を約１．０μｍとしたとしたマスクを使用した
例である。次に等方性エッチング，異方性エッチングを
行ないビアホール１０，１１ａを形成する。その結果、
第１層配線電極３上および第２配線電極１２上共にアス
ペクト比が小さいビアホールが形成される。
縁膜８を約１．０μｍ形成し、その上に第２層配線電極
１２を形成した後、第２配線間絶縁膜１３を約１．０μ
ｍ形成した例を示している。この場合の配線間絶縁膜
は、第１層配線電極３上では約２．０μｍ、第２層配線
電極１２上では約１．０μｍの膜厚となる。この第１，
２層配線電極３，１２に対してビアホールを形成する
際、あらかじめ第１層配線電極上のビアホール径を大き
くしたマスクを使用して、フォトレジスト９のパターニ
ングを行なう。図２は、第１層配線電極３上のビアホー
ルの径を約２．０μｍ，第２層配線電極１２上のビアホ
ールの径を約１．０μｍとしたとしたマスクを使用した
例である。次に等方性エッチング，異方性エッチングを
行ないビアホール１０，１１ａを形成する。その結果、
第１層配線電極３上および第２配線電極１２上共にアス
ペクト比が小さいビアホールが形成される。
【００１５】また、この形成方法は多層配線間のビアホ
ール形成全てに適用可能である。
ール形成全てに適用可能である。
【００１６】
【発明の効果】以上説明した様に本発明は、配線間絶縁
膜の厚さの違いに応じてビアホール寸法を変えたことに
より、下層配線電極の幅の違い等によって生じる配線間
絶縁膜の厚さの違いによるアスペクト比の増加を自動的
におさえることが可能となり、ステップカバレッジの悪
化・配線断線をおさえた信頼性の良いビアホールを形成
できるという効果を有する。
膜の厚さの違いに応じてビアホール寸法を変えたことに
より、下層配線電極の幅の違い等によって生じる配線間
絶縁膜の厚さの違いによるアスペクト比の増加を自動的
におさえることが可能となり、ステップカバレッジの悪
化・配線断線をおさえた信頼性の良いビアホールを形成
できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
【図３】従来のビアホールの形成方法を説明する図。
【図４】典型的な配線間絶縁膜の形成方法を説明する
図。
図。
【図５】従来のビアホールの形成方法の欠点を説明する
為の図。
為の図。
１ 半導体基板 ２ 層間絶縁膜 ３，４ 第１層配線電極 ５ 第１絶縁酸化膜 ６ シリカ ７ 第２絶縁酸化膜 ８ 配線間絶縁膜 ９ フォトレジスト １０，１１，１１ａ ビアホール １２ 第２層配線電極 １３ 第２配線間絶縁膜 １４ 第３絶縁酸化膜 １５ 第４絶縁酸化膜
Claims (2)
- 【請求項１】 二層以上の金属配線を有する半導体装置
ビアホールの形成方法において、配線間絶縁膜の厚さの
違いに応じて、マスク上のビアホールのパターンサイズ
が異なることを特徴とするビアホールの形成方法。 - 【請求項２】 二層以上の金属配線を有する半導体装置
のビアホールの形成方法において、下層配線電極の幅の
違いに応じて、マスク上のビアホールのパターンサイズ
が異なることを特徴とするビアホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16521392A JPH065721A (ja) | 1992-06-24 | 1992-06-24 | ビアホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16521392A JPH065721A (ja) | 1992-06-24 | 1992-06-24 | ビアホールの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065721A true JPH065721A (ja) | 1994-01-14 |
Family
ID=15808002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16521392A Pending JPH065721A (ja) | 1992-06-24 | 1992-06-24 | ビアホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065721A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263656A (ja) * | 1986-05-09 | 1987-11-16 | Matsushita Electronics Corp | 半導体装置 |
| JPS63250176A (ja) * | 1987-04-07 | 1988-10-18 | Seiko Epson Corp | 半導体装置 |
-
1992
- 1992-06-24 JP JP16521392A patent/JPH065721A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263656A (ja) * | 1986-05-09 | 1987-11-16 | Matsushita Electronics Corp | 半導体装置 |
| JPS63250176A (ja) * | 1987-04-07 | 1988-10-18 | Seiko Epson Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |