JPH065673A - 半導体集積回路のテスト方法および半導体基板 - Google Patents

半導体集積回路のテスト方法および半導体基板

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JPH065673A
JPH065673A JP16520892A JP16520892A JPH065673A JP H065673 A JPH065673 A JP H065673A JP 16520892 A JP16520892 A JP 16520892A JP 16520892 A JP16520892 A JP 16520892A JP H065673 A JPH065673 A JP H065673A
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JP
Japan
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semiconductor integrated
integrated circuit
test
semiconductor
semiconductor substrate
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Application number
JP16520892A
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English (en)
Inventor
Takayuki Yano
貴之 矢野
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NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
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Publication date
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Abstract

(57)【要約】 【目的】半導体集積回路をテストする場合に、テスト時
間の短縮、半導体集積回路の損傷、およびテスト異常を
防ぐ。 【構成】半導体基板2上に形成された複数の半導体集積
回路1の同一機能端子を結んだ配線と、その配線の一方
の端が結ばれた、半導体基板2上の半導体集積回路1が
形成されない場所に配置されるテスト用端子6と、複数
の半導体集積回路の中から、被テスト半導体集積回路を
選択する選択回路3及び4とを備える。被テスト半導体
集積回路のテストが終了すると、外部試験装置8よりテ
スト終了信号7が各選択回路3及び4へ送られる。選択
回路は、自身の内部アドレスを変化させ、他の半導体集
積回路をテスト対象として選択する。 【効果】半導体集積回路のテスト時間短縮、回路の損傷
そしてテストの異常の発生を防ぐ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れた半導体集積回路のテスト方法に関する。
【0002】
【従来の技術】従来の半導体集積回路のテスト方法は、
図8に示すように、半導体基板(半導体ウェーハ)2上
にマトリックス上に形成された半導体集積回路(ペレッ
ト)1(図8の(a))の1個毎に、その半導体集積回
路(ペレット)1の周辺の端子36(図8の(b))に
テスト用の電極(以下プローブと称す)を接触し、テス
トを実行し、テスト終了後、半導体集積回路1個分相対
的にプローブを移動させ再びテストを行うという動作を
繰り返すという方法であった。
【0003】
【発明が解決しようとする課題】この従来の半導体集積
回路のテスト方法では、半導体基板上に形成された複数
の半導体集積回路1個毎にプローブを接触してテストし
ている。このため、まずプローブが次のテスト対象の半
導体集積回路へ半導体基板に対して相対的に移動するた
めの移動時間が発生し、これは、半導体基板1枚あたり
約4〜5分程度(例えば一回のプローブの移動時間は約
0.8秒、半導体基板1枚あたりのプローブの接触回数
を300回とすると、半導体基板1枚内のプローブの相
対的移動時間の総合は、0.8秒×300回=240秒
(=4分)となる)に達する。また、プローブのズレ等
により半導体集積回路が壊れたり、傷ついたりする事が
ある。そして、プローブと半導体集積回路が接触する際
に発生するゴミ等のために接触不良がおこり、正常なテ
ストが行われないという問題点があった。
【0004】
【課題を解決するための手段】本発明の特徴は、半導体
基板上に形成された複数の半導体集積回路の同一機能端
子を結んだ配線と、その配線の一方端が結ばれる半導体
基板上の半導体集積回路が配置されていない場所に形成
されるテスト用端子と、複数の半導体集積回路の中から
被テスト半導体集積回路を選択する選択回路とを備えて
前記半導体集積回路の試験を行う半導体集積回路のテス
ト方法にある。
【0005】本発明の他の特徴は、複数の半導体集積回
路が所定の間隔を開けてマトリックス状に配列された半
導体基板において、隣合った前記半導体集積回路の同一
機能端子どうしを共通接続する配線が前記間隔上に形成
され、前記複数の半導体集積回路が配置されていない周
辺個所に前記配線に接続されたテスト用端子が形成され
ている半導体基板にある。
【0006】
【実施例】次に本発明の実施例について図面を参照して
説明する。図1〜図4は本発明の第1の実施例を示す図
で、図1は構成図、図2は半導体集積回路の端子部分の
拡大図、図3は本発明の等価回路図、図4は選択回路の
タイミングチャートを示す。
【0007】半導体集積回路(ペレット)1は、半導体
基板(半導体ウェーハ)2上において隣接する半導体集
積回路1との間に一定の間隔をもってマトリックス上に
配置されている。その間隔内には、半導体集積回路1の
図2における同一機能端子9どうしを接続する配線10
と各半導体集積回路に対して電源あるいは接地を供給す
る配線11が配置され、各々の配線10及び11は、半
導体集積回路1が形成されていない場所に配置されてい
るテスト用端子6に接続されている。すなわち配線1
0,11がペレットを分離するいわゆるスクライブ領域
に形成され、テスト用端子6は半導体基板(半導体ウェ
ーハ)2の周辺に形成されている(図2)。
【0008】半導体集積回路のテストは、プローブ群5
を介して該試験装置(例えばLSIテスタ等)8から入
力信号22及び電源電圧などが半導体集積回路へ供給さ
れて行われる。被テスト半導体集積回路の選択は次のよ
うにして行われる。1回の半導体集積回路のテスト終了
時等に、外部試験装置8からテスト終了信号(例えばP
ASS/FAIL信号等)7が、電圧印加アドレス選択
回路3と接地アドレス選択回路4へ送られる。すると、
図3における選択回路内のテスト回数カウンタ回路12
により制御信号13及び14が生成される。この信号
は、例えば図3の場合では2ビットの幅を持つ信号であ
る。電圧印加アドレス選択回路3と接地アドレス選択回
路4は、この制御信号13および14の組み合わせに応
じ、選択回路内の半導体集積回路へ対する電源供給又は
接地の為の選択スイッチ24〜26を順次活性、非活性
状態とする。図4において、“high”レベル時がそ
の配線が活性状態にあることを示す。テスト回数カウン
タ回路12からの制御信号13及び14に依り、電圧印
加アドレス選択回路3と接地アドレス選択回路4が半導
体集積回路16〜18を順次活性化しテスト可能状態に
して設定している事がわかる。非活性状態の配線は電気
的に開放の状態にあるので、これらの配線につながる半
導体集積回路は全て非動作状態となりテスト対象とはな
らない。
【0009】以上の動作か繰り返される事により、1枚
の半導体基板2上にある半導体集積回路の全てがテスト
される。
【0010】端子15は、電圧印加アドレス選択回路3
と接地アドレス選択回路4のリセット信号を供給するも
のであり、半導体集積回路のテスト開始時等に入力され
る信号である。
【0011】図5〜図7は本発明の第2の実施例を示す
図で、図5は構成図、図6は等価回路図、図7は選択回
路のタイミングチャートを示す。
【0012】本実施例では、第1の実施例が半導体集積
回路のテスト時に1個の半導体集積回路しかテストでき
なかったのに対し、複数個の半導体集積回路の同時テス
トが可能になっている。なお、符合に関しては、図1〜
図4の第1の実施例と共通の構成用要素については同符
合とする。
【0013】本実施例を図面(図5〜図7)を参照して
説明する。半導体集積回路1は、半導体基板2上にある
間隔を取って配置されている。各半導体集積回路1の機
能端子は、縦及び横方向に隣接する半導体集積回路どう
しの同一機能端子と接続され測定用端子6に接続されて
いる。測定用端子6は、半導体基板2上に形成される半
導体集積回路の各列及び各行毎に設けられており、外部
試験装置8や電圧印加アドレス選択回路3及び接地アド
レス選択回路4からのプローブ群5に接続される。
【0014】測定は、まず半導体集積回路のテスト終了
時等に外部試験装置8よりテスト終了信号7が、電圧印
加アドレス選択回路3と接地アドレス選択回路4へ送ら
れる。すると、選択回路内のテスト回数カウンタ回路1
2により制御信号13及び14が生成される。この信号
は、例えば図6の場合では2ビットの幅を持つ信号であ
る。電圧印加アドレス選択回路3と接地アドレス選択回
路4は、この制御信号13および14の組み合わせに応
じ、選択回路内の半導体集積回路へ対する電源供給また
は接地の為の選択スイッチ30〜32を順次活性、非活
性状態とする。図7において、“high”レベル時
(19〜21)がその配線が活性状態にある。電圧印加
アドレス選択回路3の非活性端子と接地アドレス選択回
路の各端子は接地レベルとなる。活性化された端子に接
続される半導体集積回路の1列分(図5の場合5個)が
動作可能状態となりテスト対象となる。外部試験装置8
からプローブ群5を介してテスト信号(27〜29)を
入力すると、活性化された列に接続された半導体集積回
路全てを1度にテストすることができる。
【0015】不良半導体集積回路の判定は次のようにし
て行われる。図6に示すように、測定可能な状態となる
半導体集積回路は、図の縦方向の1列であり、それと直
交するように出力信号線23が各半導体集積回路毎に配
置されている。不良半導体集積回路は、この出力信号線
23を観測する事により、どの半導体集積回路が不良と
なっているかを知ることができる。
【0016】この第2の実施例では、複数の半導体集積
回路をテスト測定するため、第1の実施例と比べて、電
圧供給配線33、接地配線34そして信号入力配線27
〜29をそれぞれ列毎に設けている点が異なる。
【0017】
【発明の効果】以上説明したように本発明は、半導体基
板上に形成された隣接する半導体集積回路の同一機能端
子を結ぶ配線と、その配線の一方端が結ばれる半導体基
板上の半導体集積回路が形成されていない場所に配置さ
れる測定用端子と、複数の半導体集積回路の中から被テ
スト半導体集積回路を選択する選択回路を備えているの
で、全テスト時間に対するプローブの半導体基板との相
対的移動時間の削減、プローブの目ズレ等による半導体
集積回路の損傷の防止そしてプローブ接触時に発生する
ゴミなどによるテスト以上などを低減できるという効果
がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構成図。
【図2】本発明の実施例の半導体集積回路の端子部分の
拡大図。
【図3】本発明の第1の実施例の等価回路図。
【図4】本発明の第1の実施例の選択回路のタイミング
チャート。
【図5】本発明の第2の実施例の構成図。
【図6】本発明の第2の実施例の等価回路図。
【図7】本発明の第2の実施例の選択回路のタイミング
チャート。
【図8】従来技術を示す図。
【符号の説明】
1 半導体集積回路 2 半導体基板 3 電圧印加アドレス選択回路 4 接地アドレス選択回路 5 電極(プローブ) 6 測定用端子 7 測定終了信号 8 外部試験装置 9 半導体集積回路の機能端子 10 機能端子接続配線 11 電源、接地配線 12 テスト回数カウント回路 13 選択回路制御信号 14 選択回路制御信号 15 選択回路リセット信号端子 16〜21 被テスト半導体集積回路 22 入力信号 23 出力信号 24〜26 選択スイッチ 27〜29 入力信号 30〜32 選択スイッチ 33 電源配線 34 接地配線 36 端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された複数の半導体
    集積回路と、各々隣合った半導体集積回路の同一機能端
    子を結ぶ配線と、その配線の一方の終端となる半導体基
    板上の半導体集積回路が配置されていない場所に形成さ
    れたテスト用端子と、複数の半導体集積回路の中から被
    テスト半導体集積回路を選択する選択回路とを備えて前
    記半導体集積回路の試験を行うことを特徴とする半導体
    集積回路のテスト方法。
  2. 【請求項2】 複数の半導体集積回路が所定の間隔を開
    けてマトリックス状に配列された半導体基板において、
    隣合った前記半導体集積回路の同一機能端子どうしを共
    通接続する配線が前記間隔上に形成され、前記複数の半
    導体集積回路が配置されていない周辺個所に前記配線に
    接続されたテスト用端子が形成されていることを特徴と
    する半導体基板。
JP16520892A 1992-06-24 1992-06-24 半導体集積回路のテスト方法および半導体基板 Withdrawn JPH065673A (ja)

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