JPH065596A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065596A JPH065596A JP4161452A JP16145292A JPH065596A JP H065596 A JPH065596 A JP H065596A JP 4161452 A JP4161452 A JP 4161452A JP 16145292 A JP16145292 A JP 16145292A JP H065596 A JPH065596 A JP H065596A
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Landscapes
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Abstract
(57)【要約】
【目的】 多結晶Ｓｉ層の多層配線技術を含む半導体装
置の製造方法に関し、ホーンの成長を防止し、耐圧性に
優れた多結晶Ｓｉ多層配線を形成することのできる半導
体装置の製造方法を提供することを目的とする。 【構成】 半導体基板に第１の酸化膜を形成後、第１の
多結晶Ｓｉ層を堆積する工程と、選択的異方性ドライエ
ッチングによって上記第１の多結晶Ｓｉ層をパターニン
グする工程と、パターニングの前または後にイオン注入
によって該第１の多結晶Ｓｉ層の表層全部またはその縁
端部に所定の加速エネルギでイオン注入を行なって非晶
質領域を形成する工程と、該第１の多結晶Ｓｉ層をマス
クとしてウエットエッチングによって第１の酸化膜をエ
ッチする工程と、露出しているＳｉ表面を熱酸化して第
２の酸化膜を形成する工程と、第２の多結晶Ｓｉ層を堆
積する工程とを含む。
置の製造方法に関し、ホーンの成長を防止し、耐圧性に
優れた多結晶Ｓｉ多層配線を形成することのできる半導
体装置の製造方法を提供することを目的とする。 【構成】 半導体基板に第１の酸化膜を形成後、第１の
多結晶Ｓｉ層を堆積する工程と、選択的異方性ドライエ
ッチングによって上記第１の多結晶Ｓｉ層をパターニン
グする工程と、パターニングの前または後にイオン注入
によって該第１の多結晶Ｓｉ層の表層全部またはその縁
端部に所定の加速エネルギでイオン注入を行なって非晶
質領域を形成する工程と、該第１の多結晶Ｓｉ層をマス
クとしてウエットエッチングによって第１の酸化膜をエ
ッチする工程と、露出しているＳｉ表面を熱酸化して第
２の酸化膜を形成する工程と、第２の多結晶Ｓｉ層を堆
積する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、Ｓｉ系半導体装置の製
造方法に関し、特に多結晶Ｓｉ層の多層配線技術を含む
半導体装置の製造方法に関する。
造方法に関し、特に多結晶Ｓｉ層の多層配線技術を含む
半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉテクノロジーの絶え間ない進
歩によって大面積基板へのデバイスの大規模集積化が可
能となった。ＤＲＡＭに代表されるＳｉＭＯＳ型デバイ
スは、高度に集積化された結果、各素子は微細化され、
多層配線化されている。
歩によって大面積基板へのデバイスの大規模集積化が可
能となった。ＤＲＡＭに代表されるＳｉＭＯＳ型デバイ
スは、高度に集積化された結果、各素子は微細化され、
多層配線化されている。
【０００３】多層配線は絶縁膜を介して行なわれるの
で、リークや絶縁破壊を避けるために高品位の絶縁膜が
要求される。Ｓｉ系材料の場合、最も優れた品位の絶縁
膜は高温熱酸化によって得られるＳｉＯ2 膜である。こ
の他に、Ｓｉ3 Ｎ4 やＴａ2 Ｏ 5 等の堆積膜も用いられ
る。
で、リークや絶縁破壊を避けるために高品位の絶縁膜が
要求される。Ｓｉ系材料の場合、最も優れた品位の絶縁
膜は高温熱酸化によって得られるＳｉＯ2 膜である。こ
の他に、Ｓｉ3 Ｎ4 やＴａ2 Ｏ 5 等の堆積膜も用いられ
る。
【０００４】配線材料には、低集積度の集積回路の場
合、Ａｌに代表される金属がよく用いられるが、多層配
線では上記したような高品位絶縁膜形成のため、高温
（たとえば１０００℃程度）のプロセスを含むので、不
純物拡散を恐れて最上層を除く下層の配線にはＳｉ系材
料が多く用いられるようになった。
合、Ａｌに代表される金属がよく用いられるが、多層配
線では上記したような高品位絶縁膜形成のため、高温
（たとえば１０００℃程度）のプロセスを含むので、不
純物拡散を恐れて最上層を除く下層の配線にはＳｉ系材
料が多く用いられるようになった。
【０００５】すなわち、多結晶Ｓｉや非晶質Ｓｉ、ある
いはシリサイドである。特に、多結晶Ｓｉや非晶質Ｓｉ
は層堆積がＳｉ系材料形成の同一装置内で簡単に行なう
ことができるので、ＭＯＳ型デバイス形成に多用され
る。
いはシリサイドである。特に、多結晶Ｓｉや非晶質Ｓｉ
は層堆積がＳｉ系材料形成の同一装置内で簡単に行なう
ことができるので、ＭＯＳ型デバイス形成に多用され
る。
【０００６】たとえば、ＣＣＤ（電荷転送素子）やＴＦ
Ｔ（薄膜トランジスタ）の集積回路にＳｉ多層配線が利
用されている。これらのデバイスは撮像装置やラインセ
ンサ、プリンタや液晶表示装置に盛んに利用されてい
る。勿論、ＤＲＡＭのＭＯＳゲート等にも用いられる。
Ｔ（薄膜トランジスタ）の集積回路にＳｉ多層配線が利
用されている。これらのデバイスは撮像装置やラインセ
ンサ、プリンタや液晶表示装置に盛んに利用されてい
る。勿論、ＤＲＡＭのＭＯＳゲート等にも用いられる。
【０００７】非晶質Ｓｉはガラス基板上等に低温形成で
きるのが特徴であるが、キャリア捕獲準位が多く、ま
た、高温プロセスに耐えないため、大面積低価格デバイ
スに用途が限定されてくる。
きるのが特徴であるが、キャリア捕獲準位が多く、ま
た、高温プロセスに耐えないため、大面積低価格デバイ
スに用途が限定されてくる。
【０００８】これに対して、多結晶Ｓｉはドーピングも
容易な上にキャリア移動度も高く、１０-3Ωｃｍ程度に
まで低抵抗化できる。また、界面準位も低く、高温プロ
セスにも充分耐えるので、ＤＲＡＭメモリセルの形成や
ＣＣＤデバイス等の多層配線材料に重用されている。
容易な上にキャリア移動度も高く、１０-3Ωｃｍ程度に
まで低抵抗化できる。また、界面準位も低く、高温プロ
セスにも充分耐えるので、ＤＲＡＭメモリセルの形成や
ＣＣＤデバイス等の多層配線材料に重用されている。
【０００９】Ｓｉ基板上に多結晶シリコン層をゲート電
極、コンタクト電極、配線材料等として２層形成する場
合、従来は図２に示すようなプロセスによっていた。ま
ず、図２（Ａ）に示すように、Ｓｉ基板１０にｐ−ｎ接
合領域を形成後（図２では便宜的に全面にｐ−ｎ接合が
形成されている）、第１の酸化膜１１を形成し、その上
に第１の多結晶Ｓｉ層１２を堆積する。第１の酸化膜１
１の形成は、望ましくはＳｉ基板１０表面の高温熱酸化
によるＳｉＯ2 膜の生成であるが、ＣＶＤ法等によるＳ
ｉＯ2 やＴａ2 Ｏ5 の堆積で置き換えてもよい。
極、コンタクト電極、配線材料等として２層形成する場
合、従来は図２に示すようなプロセスによっていた。ま
ず、図２（Ａ）に示すように、Ｓｉ基板１０にｐ−ｎ接
合領域を形成後（図２では便宜的に全面にｐ−ｎ接合が
形成されている）、第１の酸化膜１１を形成し、その上
に第１の多結晶Ｓｉ層１２を堆積する。第１の酸化膜１
１の形成は、望ましくはＳｉ基板１０表面の高温熱酸化
によるＳｉＯ2 膜の生成であるが、ＣＶＤ法等によるＳ
ｉＯ2 やＴａ2 Ｏ5 の堆積で置き換えてもよい。
【００１０】次に、図２（Ｂ）に示すように、多結晶Ｓ
ｉ層のパターニングを行なう。まず、第１の多結晶Ｓｉ
層１２表面に、ホトレジスト膜１３を塗布し、ホトリソ
グラフィ（露光、現像）によって所定のパターンにホト
レジスト膜１３をパターニング後、これをマスクとして
異方性の強い（マスク面に垂直方向のエッチング速度の
大きな）ドライエッチング（塩素系ガス等使用）により
マスクレス領域（マスクの存在しない領域）の第１の多
結晶層１２をエッチオフする。
ｉ層のパターニングを行なう。まず、第１の多結晶Ｓｉ
層１２表面に、ホトレジスト膜１３を塗布し、ホトリソ
グラフィ（露光、現像）によって所定のパターンにホト
レジスト膜１３をパターニング後、これをマスクとして
異方性の強い（マスク面に垂直方向のエッチング速度の
大きな）ドライエッチング（塩素系ガス等使用）により
マスクレス領域（マスクの存在しない領域）の第１の多
結晶層１２をエッチオフする。
【００１１】続いて、ホトレジスト膜１３および第１の
多結晶Ｓｉ層１２を、マスクとして第１の酸化膜１１を
ウエットエッチングによりエッチオフする。その後、ホ
トレジスト膜１３を除去すると、図２（Ｃ）に示す如
く、Ｓｉ基板１０上に分離された第１の多結晶Ｓｉ層１
２と第１の酸化膜１１の領域が形成される。
多結晶Ｓｉ層１２を、マスクとして第１の酸化膜１１を
ウエットエッチングによりエッチオフする。その後、ホ
トレジスト膜１３を除去すると、図２（Ｃ）に示す如
く、Ｓｉ基板１０上に分離された第１の多結晶Ｓｉ層１
２と第１の酸化膜１１の領域が形成される。
【００１２】次に、ＨＣｌを用いた塩酸酸化やＯ2 を用
いたドライ酸化、Ｈ2 Ｏを用いたウエット酸化等により
Ｓｉ表面を酸化し、図２（Ｄ）に示すようにＳｉＯ2 膜
（第２の酸化膜）１４をＳｉ基板１０および第１の多結
晶Ｓｉ層１２の上に形成する。
いたドライ酸化、Ｈ2 Ｏを用いたウエット酸化等により
Ｓｉ表面を酸化し、図２（Ｄ）に示すようにＳｉＯ2 膜
（第２の酸化膜）１４をＳｉ基板１０および第１の多結
晶Ｓｉ層１２の上に形成する。
【００１３】さらに、図２（Ｅ）に示すように、第２の
酸化膜１４上に減圧ＣＶＤ法等を用いて第２の多結晶Ｓ
ｉ層１５を堆積する。引続き、ホトリソグラフィを用い
て第２の多結晶Ｓｉ層１５のパターニングを行なう（図
示せず）。このようにして、多層多結晶シリコンの配線
層が形成される。
酸化膜１４上に減圧ＣＶＤ法等を用いて第２の多結晶Ｓ
ｉ層１５を堆積する。引続き、ホトリソグラフィを用い
て第２の多結晶Ｓｉ層１５のパターニングを行なう（図
示せず）。このようにして、多層多結晶シリコンの配線
層が形成される。
【００１４】多結晶Ｓｉ層の多層配線を行なう場合、上
下配線間の電気的短絡を防止するためには、その間に介
在する酸化膜の品位が重要である。特に、多結晶Ｓｉは
粒界が多数存在して結晶性が悪いため、単結晶Ｓｉ上の
酸化膜形成に比べて多結晶Ｓｉ上に形成される酸化膜は
膜質が低下し易い。
下配線間の電気的短絡を防止するためには、その間に介
在する酸化膜の品位が重要である。特に、多結晶Ｓｉは
粒界が多数存在して結晶性が悪いため、単結晶Ｓｉ上の
酸化膜形成に比べて多結晶Ｓｉ上に形成される酸化膜は
膜質が低下し易い。
【００１５】そこで、図２（Ｄ）で示したように、上下
の多結晶Ｓｉ層１２、１５間に介在する酸化膜は、一般
にＳｉの熱酸化によって形成される。その結果、第２の
酸化膜１４の品位は高く、多結晶Ｓｉ層１２、１５間の
層間絶縁は、平坦部では良好である。
の多結晶Ｓｉ層１２、１５間に介在する酸化膜は、一般
にＳｉの熱酸化によって形成される。その結果、第２の
酸化膜１４の品位は高く、多結晶Ｓｉ層１２、１５間の
層間絶縁は、平坦部では良好である。
【００１６】
【発明が解決しようとする課題】しかし、図２（Ｄ）で
「Ｅ部」と示した縁端部においては、第１の多結晶Ｓｉ
層１２の熱酸化工程でしばしば好ましくない現象が発生
する。すなわち、図３で「Ｅ部」の拡大を模式的に示し
たように、酸化の過程で第１の多結晶Ｓｉ層１２の上端
部に突起が生ずる（これをホーンと呼ぶ）。ホーンは、
たとえば１０００〜２０００Ａ程度成長する。
「Ｅ部」と示した縁端部においては、第１の多結晶Ｓｉ
層１２の熱酸化工程でしばしば好ましくない現象が発生
する。すなわち、図３で「Ｅ部」の拡大を模式的に示し
たように、酸化の過程で第１の多結晶Ｓｉ層１２の上端
部に突起が生ずる（これをホーンと呼ぶ）。ホーンは、
たとえば１０００〜２０００Ａ程度成長する。
【００１７】ホーンの部位には、電界が集中するので、
この部位で多結晶Ｓｉ層１２と１５間の絶縁性が著しく
低下し、耐圧低下の原因となる。本発明の目的は、ホー
ンの成長を防止し、耐圧性に優れた多結晶Ｓｉ多層配線
を形成することのできる半導体装置の製造方法を提供す
ることである。
この部位で多結晶Ｓｉ層１２と１５間の絶縁性が著しく
低下し、耐圧低下の原因となる。本発明の目的は、ホー
ンの成長を防止し、耐圧性に優れた多結晶Ｓｉ多層配線
を形成することのできる半導体装置の製造方法を提供す
ることである。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に第１の酸化膜を形成後、第１の
多結晶Ｓｉ層を堆積する工程と、イオン注入によって該
第１の多結晶Ｓｉ層の表層に所定の加速エネルギでイオ
ン注入を行なって非晶質領域を形成する工程と、選択的
異方性ドライエッチングによって上記第１の多結晶Ｓｉ
層をパターニングする工程と、該第１の多結晶Ｓｉ層を
マスクとしてウエットエッチングによって第１の酸化膜
をエッチする工程と、露出しているＳｉ表面を熱酸化し
て第２の酸化膜を形成する工程と、第２の多結晶Ｓｉ層
を堆積する工程とを含む。
造方法は、半導体基板に第１の酸化膜を形成後、第１の
多結晶Ｓｉ層を堆積する工程と、イオン注入によって該
第１の多結晶Ｓｉ層の表層に所定の加速エネルギでイオ
ン注入を行なって非晶質領域を形成する工程と、選択的
異方性ドライエッチングによって上記第１の多結晶Ｓｉ
層をパターニングする工程と、該第１の多結晶Ｓｉ層を
マスクとしてウエットエッチングによって第１の酸化膜
をエッチする工程と、露出しているＳｉ表面を熱酸化し
て第２の酸化膜を形成する工程と、第２の多結晶Ｓｉ層
を堆積する工程とを含む。
【００１９】なお、上記のイオン注入に代えて、第１の
多結晶Ｓｉ層をパターニングした後、パターニングされ
た第１の多結晶Ｓｉ層表層縁端部にイオン注入してもよ
い。
多結晶Ｓｉ層をパターニングした後、パターニングされ
た第１の多結晶Ｓｉ層表層縁端部にイオン注入してもよ
い。
【００２０】
【作用】第１の多結晶Ｓｉ層の表層または表層縁端部を
イオン注入によって非晶質化することにより、その後熱
酸化してもホーンの発生は抑制される。
イオン注入によって非晶質化することにより、その後熱
酸化してもホーンの発生は抑制される。
【００２１】
【実施例】図１は、本発明の基本実施例による半導体装
置の製造方法の主要な工程部分を示す。
置の製造方法の主要な工程部分を示す。
【００２２】図１（Ａ）に示すように、シリコン基板１
の上に、たとえばシリコン単結晶ウエハからなる基板１
の上に、酸化膜２を形成し、その上に第１の多結晶シリ
コン層３を堆積する。次に、イオン注入技術を用いて第
１の多結晶Ｓｉ層３の表層に非晶質領域４を形成する。
の上に、たとえばシリコン単結晶ウエハからなる基板１
の上に、酸化膜２を形成し、その上に第１の多結晶シリ
コン層３を堆積する。次に、イオン注入技術を用いて第
１の多結晶Ｓｉ層３の表層に非晶質領域４を形成する。
【００２３】その後、表面上にホトレジスト膜をスピン
コートし、露光現像することによって多結晶Ｓｉ電極の
パターンを形成する。このホトレジスト膜のパターンを
マスクとして第１の多結晶Ｓｉ層３のエッチングを行
い、図１（Ａ）で示すような第１の多結晶Ｓｉ層３の電
極パターンを形成する。このパターニングは、通常、プ
ラズマエッチング等の異方性の強いドライエッチングに
より行なわれ、第１の酸化膜２を少なくとも一部残して
終了させる。
コートし、露光現像することによって多結晶Ｓｉ電極の
パターンを形成する。このホトレジスト膜のパターンを
マスクとして第１の多結晶Ｓｉ層３のエッチングを行
い、図１（Ａ）で示すような第１の多結晶Ｓｉ層３の電
極パターンを形成する。このパターニングは、通常、プ
ラズマエッチング等の異方性の強いドライエッチングに
より行なわれ、第１の酸化膜２を少なくとも一部残して
終了させる。
【００２４】次に、図１（Ｂ）で示すように、パターニ
ングされた第１の多結晶Ｓｉ層３をマスクとして、露出
した第１の酸化膜２のウエットエッチングを行い、Ｓｉ
表面を露出させる。ウエットエッチングはＨＦ系エッチ
液を用いて行なわれる等方性エッチングである。このた
めに、第１の多結晶Ｓｉ層３端部下の酸化膜２も若干サ
イドエッチングされる。
ングされた第１の多結晶Ｓｉ層３をマスクとして、露出
した第１の酸化膜２のウエットエッチングを行い、Ｓｉ
表面を露出させる。ウエットエッチングはＨＦ系エッチ
液を用いて行なわれる等方性エッチングである。このた
めに、第１の多結晶Ｓｉ層３端部下の酸化膜２も若干サ
イドエッチングされる。
【００２５】次に、図１（Ｃ）で示すように、露出した
Ｓｉ表面（第１の多結晶Ｓｉ層３の表面を含む）を熱酸
化して第２の酸化膜５を形成する。この工程によって、
半導体基板１および第１の多結晶Ｓｉ層３の表面は全て
酸化膜で覆われる。熱酸化は、たとえば１０００〜１１
００℃の高温水蒸気中で行なう。
Ｓｉ表面（第１の多結晶Ｓｉ層３の表面を含む）を熱酸
化して第２の酸化膜５を形成する。この工程によって、
半導体基板１および第１の多結晶Ｓｉ層３の表面は全て
酸化膜で覆われる。熱酸化は、たとえば１０００〜１１
００℃の高温水蒸気中で行なう。
【００２６】図２、３で示した従来技術においては、こ
の工程で第１の多結晶Ｓｉ層３の上端部にホーンが生成
する。しかし、本実施例ではこれが抑制される。なぜな
らば、第１の多結晶Ｓｉ層３の表層には、イオン注入に
よって非晶質領域４が形成されているからである。表層
領域が非晶質化されているため、粒界がなく、ホーンの
成長が生じにくいものと考えられる。
の工程で第１の多結晶Ｓｉ層３の上端部にホーンが生成
する。しかし、本実施例ではこれが抑制される。なぜな
らば、第１の多結晶Ｓｉ層３の表層には、イオン注入に
よって非晶質領域４が形成されているからである。表層
領域が非晶質化されているため、粒界がなく、ホーンの
成長が生じにくいものと考えられる。
【００２７】図示していないが、次に第２の多結晶Ｓｉ
層を堆積する。次に、第２の多結晶Ｓｉ層をパターニン
グし、さらに保護膜や金属配線の形成を行なえば半導体
装置が完成する。ホーンの発生が抑制されるため、第１
の多結晶Ｓｉ層と第２の多結晶Ｓｉ層との間に良好な耐
圧が得られる。
層を堆積する。次に、第２の多結晶Ｓｉ層をパターニン
グし、さらに保護膜や金属配線の形成を行なえば半導体
装置が完成する。ホーンの発生が抑制されるため、第１
の多結晶Ｓｉ層と第２の多結晶Ｓｉ層との間に良好な耐
圧が得られる。
【００２８】なお、第１の多結晶Ｓｉ層３形成後、非晶
質化のためのイオン注入の加速エネルギよりも大きな加
速エネルギで非晶質領域４より深い位置まで所定量の不
純物をイオン注入すれば第１の多結晶Ｓｉ層３に所望の
導電性を与えることができる。非晶質化のためのイオン
注入深さは導電性付与のためのイオン注入深さ半分以下
とすることが好ましい。
質化のためのイオン注入の加速エネルギよりも大きな加
速エネルギで非晶質領域４より深い位置まで所定量の不
純物をイオン注入すれば第１の多結晶Ｓｉ層３に所望の
導電性を与えることができる。非晶質化のためのイオン
注入深さは導電性付与のためのイオン注入深さ半分以下
とすることが好ましい。
【００２９】図７は、本発明の別の基本実施例の主要工
程を示す図である。本実施例においては、第１の多結晶
Ｓｉ層３縁端部の非晶質化と半導体基板１の浅い接合領
域形成が同一プロセスで行なわれる。
程を示す図である。本実施例においては、第１の多結晶
Ｓｉ層３縁端部の非晶質化と半導体基板１の浅い接合領
域形成が同一プロセスで行なわれる。
【００３０】図７（Ａ）で示すように、まず、たとえば
ｐ型Ｓｉ単結晶ウエハからなる半導体基板１上に第１の
酸化膜２を形成し、その上に第１の多結晶Ｓｉ層３を堆
積する。第１の多結晶Ｓｉ層３の上に、ホトレジスト膜
７を塗布し、露光現像することによって多結晶Ｓｉ電極
のパターンを形成する。
ｐ型Ｓｉ単結晶ウエハからなる半導体基板１上に第１の
酸化膜２を形成し、その上に第１の多結晶Ｓｉ層３を堆
積する。第１の多結晶Ｓｉ層３の上に、ホトレジスト膜
７を塗布し、露光現像することによって多結晶Ｓｉ電極
のパターンを形成する。
【００３１】次に、図７（Ｂ）で示すように、ホトレジ
スト膜７のパターンをマスクとして、第１の多結晶Ｓｉ
層３の選択的異方性ドライエッチングを行なう。この
時、第１の酸化膜２は、少なくとも一部を残すようにし
てエッチングを終了する。
スト膜７のパターンをマスクとして、第１の多結晶Ｓｉ
層３の選択的異方性ドライエッチングを行なう。この
時、第１の酸化膜２は、少なくとも一部を残すようにし
てエッチングを終了する。
【００３２】次に、図７（Ｃ）で示すように、アッシン
グ等によりホトレジスト膜７の再パターニングを行な
う。図７（Ｂ）の工程で用いたホトレジスト膜７の縁端
部のみを除去して下の第１の多結晶Ｓｉ層３の表面を露
出させる。
グ等によりホトレジスト膜７の再パターニングを行な
う。図７（Ｂ）の工程で用いたホトレジスト膜７の縁端
部のみを除去して下の第１の多結晶Ｓｉ層３の表面を露
出させる。
【００３３】もちろん、ホトレジスト膜７上に新たなマ
スクを形成し、酸素プラズマ中で灰化を行なってもよ
い。このようにして図示したように、径の縮少したホト
レジスト膜７のマスクができる。
スクを形成し、酸素プラズマ中で灰化を行なってもよ
い。このようにして図示したように、径の縮少したホト
レジスト膜７のマスクができる。
【００３４】次に、半導体基板１内で反対導電型を示す
不純物原子、たとえば砒素のイオンを、イオン注入技術
により上方から打ち込む。この時、イオン打ち込み角
度、加速電圧、不純物ドーズ量および半導体基板１上の
第１の酸化膜２膜厚を適切に考慮すれば、図２（Ｄ）で
示したように、第１の多結晶Ｓｉ層３の縁端部（ホトレ
ジスト膜マスクのない領域）および第１の多結晶Ｓｉ層
３の開口部領域にイオン注入領域が形成される。
不純物原子、たとえば砒素のイオンを、イオン注入技術
により上方から打ち込む。この時、イオン打ち込み角
度、加速電圧、不純物ドーズ量および半導体基板１上の
第１の酸化膜２膜厚を適切に考慮すれば、図２（Ｄ）で
示したように、第１の多結晶Ｓｉ層３の縁端部（ホトレ
ジスト膜マスクのない領域）および第１の多結晶Ｓｉ層
３の開口部領域にイオン注入領域が形成される。
【００３５】上記イオン注入条件を適切に選択すること
によって、露呈した第１の多結晶Ｓｉ層３の縁端部には
高濃度の不純物イオン、たとえば砒素イオンが注入され
るので、該領域は非晶質化し、一方半導体基板１の開口
部には、第１の酸化膜２のマスク効果によって比較的低
濃度の砒素イオンが注入されて、浅いｐ−ｎ接合領域９
が形成される。
によって、露呈した第１の多結晶Ｓｉ層３の縁端部には
高濃度の不純物イオン、たとえば砒素イオンが注入され
るので、該領域は非晶質化し、一方半導体基板１の開口
部には、第１の酸化膜２のマスク効果によって比較的低
濃度の砒素イオンが注入されて、浅いｐ−ｎ接合領域９
が形成される。
【００３６】非晶質化のためのイオン注入と導電性付与
のためのイオン注入工程は、別々に分けて行なうことも
できる。たとえば、１回目は低加速電圧、高濃度ドーズ
量とすることによって露出した第１の多結晶Ｓｉ層３縁
端部にのみ非晶質領域８を形成し、２回目は高加速電圧
低濃度ドーズ量として半導体基板１の開口部に浅いｐ−
ｎ接合領域９（単結晶）を形成する。
のためのイオン注入工程は、別々に分けて行なうことも
できる。たとえば、１回目は低加速電圧、高濃度ドーズ
量とすることによって露出した第１の多結晶Ｓｉ層３縁
端部にのみ非晶質領域８を形成し、２回目は高加速電圧
低濃度ドーズ量として半導体基板１の開口部に浅いｐ−
ｎ接合領域９（単結晶）を形成する。
【００３７】１回目のイオン注入の際、第１の酸化膜２
がマスクとなって半導体基板１表面に高濃度不純物イオ
ンは到達しない。２回目のイオン注入は、半導体基板１
の表面に所望深さのイオン注入領域を形成する。この工
程は、自己整合化技術による不純物原子導入工程であ
る。
がマスクとなって半導体基板１表面に高濃度不純物イオ
ンは到達しない。２回目のイオン注入は、半導体基板１
の表面に所望深さのイオン注入領域を形成する。この工
程は、自己整合化技術による不純物原子導入工程であ
る。
【００３８】次に、図７（Ｅ）で示すように、第２の酸
化膜５の形成を行なう。図７（Ｄ）の工程で用いたホト
レジスト膜７のマスクを有機溶剤で除去後、ＨＦ水溶液
中で第１の酸化膜２をエッチオフする。しかる後、露呈
したＳｉ表面を１０００〜１１００℃で高温熱酸化すれ
ば、高品位の層間絶縁膜である第２の酸化膜５が形成さ
れる。
化膜５の形成を行なう。図７（Ｄ）の工程で用いたホト
レジスト膜７のマスクを有機溶剤で除去後、ＨＦ水溶液
中で第１の酸化膜２をエッチオフする。しかる後、露呈
したＳｉ表面を１０００〜１１００℃で高温熱酸化すれ
ば、高品位の層間絶縁膜である第２の酸化膜５が形成さ
れる。
【００３９】この工程中、第１の多結晶Ｓｉ層３の縁端
部には非晶質領域８が形成されているので、ホーン生成
が抑制される。図示していないが、この工程後に第２の
多結晶Ｓｉ層を堆積し、そのパターニングを行い、さら
に保護膜や金属配線の形成を行なえば、半導体装置が完
成する。
部には非晶質領域８が形成されているので、ホーン生成
が抑制される。図示していないが、この工程後に第２の
多結晶Ｓｉ層を堆積し、そのパターニングを行い、さら
に保護膜や金属配線の形成を行なえば、半導体装置が完
成する。
【００４０】本実施例によれば、ホーン生成の抑制、し
たがって第１の多結晶Ｓｉ層と第２の多結晶Ｓｉ層間の
耐圧不良の防止と同時に、半導体基板にｐ−ｎ接合領
域、たとえばＭＯＳトランジスタのソース／ドレイン領
域を形成することもできる。
たがって第１の多結晶Ｓｉ層と第２の多結晶Ｓｉ層間の
耐圧不良の防止と同時に、半導体基板にｐ−ｎ接合領
域、たとえばＭＯＳトランジスタのソース／ドレイン領
域を形成することもできる。
【００４１】図４、５は、本発明のより具体的実施例に
よる多結晶Ｓｉの２層配線を有する半導体装置の製造方
法の主要工程を示す。なお、図１に示した方法を用いる
場合で説明するが、図７に示した方法を用いることもで
きるのは容易に理解されよう。
よる多結晶Ｓｉの２層配線を有する半導体装置の製造方
法の主要工程を示す。なお、図１に示した方法を用いる
場合で説明するが、図７に示した方法を用いることもで
きるのは容易に理解されよう。
【００４２】図４（Ａ）に示すように、ｐ−ｎ接合（図
示せず）を形成したＳｉ基板２１の表面を１０００℃、
酸化性雰囲気中で熱酸化し、６００Ａの厚みを有する第
１の熱酸化ＳｉＯ2 膜２２を形成する。次に、減圧ＣＶ
Ｄ法によって厚さ約３０００Ａの第１の多結晶Ｓｉ層２
３を堆積する。
示せず）を形成したＳｉ基板２１の表面を１０００℃、
酸化性雰囲気中で熱酸化し、６００Ａの厚みを有する第
１の熱酸化ＳｉＯ2 膜２２を形成する。次に、減圧ＣＶ
Ｄ法によって厚さ約３０００Ａの第１の多結晶Ｓｉ層２
３を堆積する。
【００４３】次に、図４（Ｂ）で示すように、加速電
圧、たとえば５０ＫｅＶで砒素を１０ 15ｃｍ-2程度イオ
ン注入する。重い原子である砒素の注入によって、表層
領域のＳｉ原子は正規の格子位置からたたき出されて非
晶質領域２４が形成される。
圧、たとえば５０ＫｅＶで砒素を１０ 15ｃｍ-2程度イオ
ン注入する。重い原子である砒素の注入によって、表層
領域のＳｉ原子は正規の格子位置からたたき出されて非
晶質領域２４が形成される。
【００４４】次に、図４（Ｃ）で示すように、第１の多
結晶Ｓｉ層２３のパターニングを行なう。すなわち、ホ
トレジスト膜（図示せず）を塗布後、露光現像してホト
レジスト膜の所定のパターンを形成し、当該パターンを
マスクとしてＣｌ2 とＣＣｌ 4 の混合ガスを用いて反応
性イオンエッチング（ＲＩＥ）を行なう。
結晶Ｓｉ層２３のパターニングを行なう。すなわち、ホ
トレジスト膜（図示せず）を塗布後、露光現像してホト
レジスト膜の所定のパターンを形成し、当該パターンを
マスクとしてＣｌ2 とＣＣｌ 4 の混合ガスを用いて反応
性イオンエッチング（ＲＩＥ）を行なう。
【００４５】このドライエッチングは異方性が強く、第
１の多結晶Ｓｉ層２３はホトレジスト膜のパターン通り
にエッチングされる。Ｓｉ基板２１上に第１の熱酸化Ｓ
ｉＯ 2 膜２２を残してＲＩＥを終了させる。
１の多結晶Ｓｉ層２３はホトレジスト膜のパターン通り
にエッチングされる。Ｓｉ基板２１上に第１の熱酸化Ｓ
ｉＯ 2 膜２２を残してＲＩＥを終了させる。
【００４６】次に、図５（Ａ）で示すように、第１の熱
酸化ＳｉＯ2 膜２２のエッチングを行なう。ホトレジス
ト膜を除去後、パターニングされた第１の多結晶Ｓｉ層
２３をマスクとしてＨＦ系水溶液中でＳｉＯ2 膜をウエ
ットエッチングする。このエッチングは等方性であるた
め、図示したように第１の多結晶Ｓｉ層２３端部下のＳ
ｉＯ2 膜２２も一部エッチされる。
酸化ＳｉＯ2 膜２２のエッチングを行なう。ホトレジス
ト膜を除去後、パターニングされた第１の多結晶Ｓｉ層
２３をマスクとしてＨＦ系水溶液中でＳｉＯ2 膜をウエ
ットエッチングする。このエッチングは等方性であるた
め、図示したように第１の多結晶Ｓｉ層２３端部下のＳ
ｉＯ2 膜２２も一部エッチされる。
【００４７】次に、図５（Ｂ）で示すように、露出した
Ｓｉ表面（第１の多結晶Ｓｉ層２３の表面を含む）を熱
酸化して高品位の第２の熱酸化ＳｉＯ2 膜２５の形成を
行なう。この工程でＳｉ基板２１上に形成される熱酸化
ＳｉＯ2 膜は、この後に形成する第２の多結晶Ｓｉ層用
のゲート酸化膜となる。
Ｓｉ表面（第１の多結晶Ｓｉ層２３の表面を含む）を熱
酸化して高品位の第２の熱酸化ＳｉＯ2 膜２５の形成を
行なう。この工程でＳｉ基板２１上に形成される熱酸化
ＳｉＯ2 膜は、この後に形成する第２の多結晶Ｓｉ層用
のゲート酸化膜となる。
【００４８】このゲート酸化膜は第１の多結晶Ｓｉ層２
３下のゲート酸化膜と同程度の厚さとする。この時、第
１の多結晶Ｓｉ層２３表面には、単結晶のＳｉ基板２１
表面より厚いＳｉＯ2 膜２５が形成される。
３下のゲート酸化膜と同程度の厚さとする。この時、第
１の多結晶Ｓｉ層２３表面には、単結晶のＳｉ基板２１
表面より厚いＳｉＯ2 膜２５が形成される。
【００４９】従来のゲート酸化膜形成工程においては、
第１の多結晶Ｓｉ層の上端部からホーンが生成するが、
本実施例の場合は、第１の多結晶Ｓｉ層２３の表層に非
晶質領域２４が形成されているため、ホーンの生成が抑
止される。
第１の多結晶Ｓｉ層の上端部からホーンが生成するが、
本実施例の場合は、第１の多結晶Ｓｉ層２３の表層に非
晶質領域２４が形成されているため、ホーンの生成が抑
止される。
【００５０】次に、図５（Ｃ）に示すように、第２の熱
酸化ＳｉＯ2 膜２５上に第２の多結晶Ｓｉ層２６の堆積
を行なう。この工程も減圧ＣＶＤ法で行い、第１の多結
晶Ｓｉ層２３と同程度の厚さの多結晶Ｓｉ層を堆積す
る。
酸化ＳｉＯ2 膜２５上に第２の多結晶Ｓｉ層２６の堆積
を行なう。この工程も減圧ＣＶＤ法で行い、第１の多結
晶Ｓｉ層２３と同程度の厚さの多結晶Ｓｉ層を堆積す
る。
【００５１】次に、第２の多結晶Ｓｉ層２６のパターニ
ングを行い、金属配線および保護膜の形成を行なえば、
多結晶Ｓｉ２層配線型Ｓｉデバイスができる。勿論、上
記工程を繰り返すことによって、さらに多層の配線を行
なうこともできる。
ングを行い、金属配線および保護膜の形成を行なえば、
多結晶Ｓｉ２層配線型Ｓｉデバイスができる。勿論、上
記工程を繰り返すことによって、さらに多層の配線を行
なうこともできる。
【００５２】なお、熱酸化はウエット酸化、ドライ酸
化、塩酸酸化等どのような熱酸化を用いることもでき
る。多結晶Ｓｉ層の比抵抗を下げるには、不純物の高濃
度ドーピングが望ましい。ドーピングは堆積時に行なう
ことも可能であるが、第１の多結晶Ｓｉ層に対しては非
晶質化のためのイオン注入を行なうので、非晶質領域形
成と不純物ドーピングを連続して行なうこともできる。
勿論、第２の多結晶Ｓｉ層に対してもイオン注入で不純
物を添加してもよい。
化、塩酸酸化等どのような熱酸化を用いることもでき
る。多結晶Ｓｉ層の比抵抗を下げるには、不純物の高濃
度ドーピングが望ましい。ドーピングは堆積時に行なう
ことも可能であるが、第１の多結晶Ｓｉ層に対しては非
晶質化のためのイオン注入を行なうので、非晶質領域形
成と不純物ドーピングを連続して行なうこともできる。
勿論、第２の多結晶Ｓｉ層に対してもイオン注入で不純
物を添加してもよい。
【００５３】すなわち、非晶質化のためのイオン注入の
加速エネルギよりも大きな加速エネルギで非晶質領域２
４より深い位置まで所定量の不純物をイオン注入する。
好ましくは、導電度付与のイオン注入の深さは非晶質化
のためのイオン注入の深さの２倍以上とする。たとえ
ば、Ａｓイオンを加速エネルギ１５０〜２００ＫｅＶで
注入する。
加速エネルギよりも大きな加速エネルギで非晶質領域２
４より深い位置まで所定量の不純物をイオン注入する。
好ましくは、導電度付与のイオン注入の深さは非晶質化
のためのイオン注入の深さの２倍以上とする。たとえ
ば、Ａｓイオンを加速エネルギ１５０〜２００ＫｅＶで
注入する。
【００５４】Ａｓの代わりにＰをイオン注入してもよ
い。特に、深くイオン注入するには原子番号の小さいＰ
の方が有利である。たとえば、第１の多結晶Ｓｉ層２３
の深奥部（３０００Ａの深さ）までイオン注入し、不純
物濃度を１０20ｃｍ-3程度とする。この結果、多結晶Ｓ
ｉ層のシート抵抗は３０Ω／□程度まで低下する。この
イオン注入工程で第１の多結晶Ｓｉ層２３内奥部に発生
した損傷は、ゲート酸化膜形成工程でアニールアウトさ
れる。
い。特に、深くイオン注入するには原子番号の小さいＰ
の方が有利である。たとえば、第１の多結晶Ｓｉ層２３
の深奥部（３０００Ａの深さ）までイオン注入し、不純
物濃度を１０20ｃｍ-3程度とする。この結果、多結晶Ｓ
ｉ層のシート抵抗は３０Ω／□程度まで低下する。この
イオン注入工程で第１の多結晶Ｓｉ層２３内奥部に発生
した損傷は、ゲート酸化膜形成工程でアニールアウトさ
れる。
【００５５】なお、必要に応じてイオン注入する不純物
をｐ型不純物、たとえば硼素等にすることができること
はいうまでもない。以上の実施例では、多層配線を行な
う前に、Ｓｉ基板２１内に拡散やイオン打込み等で活性
領域やコンタクト領域を形成していた。しかし、ＤＲＡ
Ｍ等の高集積化デバイスにおいては、全ての機能領域が
最初のプロセスでＳｉ基板２１内に形成されることはま
れである。
をｐ型不純物、たとえば硼素等にすることができること
はいうまでもない。以上の実施例では、多層配線を行な
う前に、Ｓｉ基板２１内に拡散やイオン打込み等で活性
領域やコンタクト領域を形成していた。しかし、ＤＲＡ
Ｍ等の高集積化デバイスにおいては、全ての機能領域が
最初のプロセスでＳｉ基板２１内に形成されることはま
れである。
【００５６】むしろ、第１の多結晶Ｓｉ層形成後にもパ
ターニングされた第１の多結晶Ｓｉ層２３をマスクとし
てイオン打込み法、拡散法等により浅い接合領域を形成
する、いわゆる自己整合化技術が適用されることが多
い。これらのＳｉ基板２１への機能領域形成プロセスと
しては公知のものを用いることができ、その詳細な説明
は省略する。
ターニングされた第１の多結晶Ｓｉ層２３をマスクとし
てイオン打込み法、拡散法等により浅い接合領域を形成
する、いわゆる自己整合化技術が適用されることが多
い。これらのＳｉ基板２１への機能領域形成プロセスと
しては公知のものを用いることができ、その詳細な説明
は省略する。
【００５７】また、前記実施例では多結晶Ｓｉの２層配
線の例を述べたが、同様の方法が酸化膜（あるいは絶縁
膜）を挟んでより多層の多結晶Ｓｉ配線を作成する場合
にも適用できることは明らかである。
線の例を述べたが、同様の方法が酸化膜（あるいは絶縁
膜）を挟んでより多層の多結晶Ｓｉ配線を作成する場合
にも適用できることは明らかである。
【００５８】上述のような多結晶Ｓｉ多層配線を応用し
たデバイス例を図６に示す。図６（Ａ）は、３相ＣＣＤ
に応用したもので、多結晶Ｓｉ層２３、２６の２層配線
となっている。
たデバイス例を図６に示す。図６（Ａ）は、３相ＣＣＤ
に応用したもので、多結晶Ｓｉ層２３、２６の２層配線
となっている。
【００５９】図はφ1 相のみに相対的に正極性の電圧が
印加されている場合を示すが、第１の多結晶Ｓｉ層２３
の上端部のホーン発生が防止され、ここに電界が集中す
ることが低減するので、多層多結晶Ｓｉ配線層間の絶縁
耐圧不足が発生することが少なく、安定に動作させるこ
とができる。
印加されている場合を示すが、第１の多結晶Ｓｉ層２３
の上端部のホーン発生が防止され、ここに電界が集中す
ることが低減するので、多層多結晶Ｓｉ配線層間の絶縁
耐圧不足が発生することが少なく、安定に動作させるこ
とができる。
【００６０】また、図６（Ｂ）はスタック型容量ＭＯＳ
メモリセルを有するＤＲＡＭに応用した例であり、多結
晶Ｓｉ層２３、２６、２８の３層配線となっている。こ
の場合は、特に３層の多結晶Ｓｉ層が近接して重複して
いるｎ+ 型Ｓｉ層直上で、多結晶Ｓｉ層上端部のホーン
発生が防止されているので、電界集中による多層多結晶
層間の耐圧不足を改善することができる。
メモリセルを有するＤＲＡＭに応用した例であり、多結
晶Ｓｉ層２３、２６、２８の３層配線となっている。こ
の場合は、特に３層の多結晶Ｓｉ層が近接して重複して
いるｎ+ 型Ｓｉ層直上で、多結晶Ｓｉ層上端部のホーン
発生が防止されているので、電界集中による多層多結晶
層間の耐圧不足を改善することができる。
【００６１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
ＣＣＤやＤＲＡＭ以外のＳｉデバイスにも応用できるこ
とは自明であろう。その他、種々の変更、改良、組み合
わせ等が可能なことは当業者に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
ＣＣＤやＤＲＡＭ以外のＳｉデバイスにも応用できるこ
とは自明であろう。その他、種々の変更、改良、組み合
わせ等が可能なことは当業者に自明であろう。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
多層配線された多結晶Ｓｉ層間の絶縁耐圧が向上する。
多層配線された多結晶Ｓｉ層間の絶縁耐圧が向上する。
【００６３】この結果、多結晶Ｓｉの多層配線を有する
デバイス、たとえばＣＣＤの歩留りが向上する。また、
リーク電流が低減できるので、ＤＲＡＭ等のメモリセル
のメモリ保持特性が改善される。
デバイス、たとえばＣＣＤの歩留りが向上する。また、
リーク電流が低減できるので、ＤＲＡＭ等のメモリセル
のメモリ保持特性が改善される。
【図１】本発明の基本実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図２】従来例による多結晶Ｓｉの２層配線工程を示す
断面図である。
断面図である。
【図３】従来例による多結晶Ｓｉ層上端部でのホーン形
成を説明するための断面図である。
成を説明するための断面図である。
【図４】本発明の実施例による多結晶シリコン多層配線
を有する半導体装置の製造方法の前半の工程を示す断面
図である。
を有する半導体装置の製造方法の前半の工程を示す断面
図である。
【図５】本発明の実施例による多結晶シリコン多層配線
を有する半導体装置の製造方法の後半の工程を示す断面
図である。
を有する半導体装置の製造方法の後半の工程を示す断面
図である。
【図６】本発明の応用例を示す断面図である。図６
（Ａ）は３相ＣＣＤ、図６（Ｂ）はスタック型メモリセ
ル（ＤＲＡＭ）を示す。
（Ａ）は３相ＣＣＤ、図６（Ｂ）はスタック型メモリセ
ル（ＤＲＡＭ）を示す。
【図７】本発明の別の基本実施例による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
１ 半導体基板 ２ 第１の酸化膜 ３ 第１の多結晶Ｓｉ層 ４ 非晶質領域 ５ 第２の酸化膜 ７ ホトレジスト膜 ８ 非晶質領域 ９ 接合領域 １０ Ｓｉ基板 １１ 第１の酸化膜 １２ 第１の多結晶Ｓｉ層 １３ ホトレジスト膜（マスク） １４ 第２の酸化膜 １５ 第２の多結晶Ｓｉ層 ２１ Ｓｉ基板 ２２ 第１の熱酸化ＳｉＯ2 膜 ２３ 第１の多結晶Ｓｉ層 ２４ 非晶質領域 ２５ 第２の熱酸化ＳｉＯ2 膜 ２６ 第２の多結晶Ｓｉ層 ２８ 第３の多結晶Ｓｉ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｃ 7210−4Ｍ 27/14 Ｂ
Claims (4)
- 【請求項１】 半導体基板（１）に第１の酸化膜（２）
を形成後、第１の多結晶Ｓｉ層（３）を堆積する工程
と、 イオン注入によって該第１の多結晶Ｓｉ層（３）の表層
に所定の加速エネルギでイオン注入を行なって非晶質領
域（４）を形成する工程と、 選択的異方性ドライエッチングによって上記第１の多結
晶Ｓｉ層（３）をパターニングする工程と、 該第１の多結晶Ｓｉ層（３）をマスクとしてウエットエ
ッチングによって第１の酸化膜（２）をエッチする工程
と、 露出しているＳｉ表面を熱酸化して第２の酸化膜（５）
を形成する工程と、 第２の多結晶Ｓｉ層（６）を堆積する工程とを含む半導
体装置の製造方法。 - 【請求項２】 さらに、上記第１の多結晶Ｓｉ層（３）
堆積後、前記所定の加速エネルギよりも大きな加速エネ
ルギで前記非晶質領域（４）より深い位置まで所定量の
不純物をイオン注入する工程を含む請求項１記載の半導
体装置の製造方法。 - 【請求項３】 半導体基板（１）に第１の酸化膜（２）
を形成後、第１の多結晶Ｓｉ層（３）を堆積する工程
と、 ホトレジスト膜（７）パターンをエッチングマスクとし
て選択的異方性ドライエッチングにより上記第１の多結
晶Ｓｉ層（３）をパターニングする工程と、 上記ホトレジスト膜（７）パターンの幅を減少させて、
上記工程でパターニングされた第１の多結晶Ｓｉ層
（３）の縁端部を露呈する工程と、 イオンを所定の加速エネルギにより所定方向からイオン
注入し、上記縁端部に非晶質領域（８）を形成する工程
と、 上記ホトレジスト膜（７）を除去後、上記第１の多結晶
Ｓｉ層（３）をマスクとしてウェットエッチングにより
上記第１の酸化膜（２）をエッチオフする工程と、 露出しているＳｉ表面を熱酸化して第２の酸化膜（５）
を形成する工程と、 該第２の酸化膜（５）上に第２の多結晶Ｓｉ層（６）を
堆積する工程とを含む半導体装置の製造方法。 - 【請求項４】 前記イオンが半導体基板（１）内で反対
導電型を示す不純物のイオンであり、イオン注入により
第１の多結晶Ｓｉ層の開口部の半導体基板（１）表面部
に同時に接合領域（９）を形成する請求項３記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161452A JPH065596A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161452A JPH065596A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065596A true JPH065596A (ja) | 1994-01-14 |
Family
ID=15735376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161452A Withdrawn JPH065596A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143732A (ja) * | 2015-01-30 | 2016-08-08 | 三菱電機株式会社 | 電荷結合素子、電荷結合素子の製造方法、および固体撮像装置 |
-
1992
- 1992-06-19 JP JP4161452A patent/JPH065596A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143732A (ja) * | 2015-01-30 | 2016-08-08 | 三菱電機株式会社 | 電荷結合素子、電荷結合素子の製造方法、および固体撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |