JPH0653793A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH0653793A JPH0653793A JP20632392A JP20632392A JPH0653793A JP H0653793 A JPH0653793 A JP H0653793A JP 20632392 A JP20632392 A JP 20632392A JP 20632392 A JP20632392 A JP 20632392A JP H0653793 A JPH0653793 A JP H0653793A
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- JP
- Japan
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- output
- circuit
- phase comparator
- nand
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Abstract
(57)【要約】 （修正有）
【目的】 従来の位相比較器の設計に必須であった、論
理回路部の綿密な遅延時間計算を行う必要がなく、位相
比較器出力部の貫通電流の発生を容易に防止する。 【構成】 直列に接続されたＰチャネルトランジスタＥ
１４とＮチャネルトランジスタＥ１５の各ゲート部の入
力信号を生成する２個の２値信号出力部であるＮＡＮＤ
回路Ｅ９とＥ１１でフリップフロップを構成する。
理回路部の綿密な遅延時間計算を行う必要がなく、位相
比較器出力部の貫通電流の発生を容易に防止する。 【構成】 直列に接続されたＰチャネルトランジスタＥ
１４とＮチャネルトランジスタＥ１５の各ゲート部の入
力信号を生成する２個の２値信号出力部であるＮＡＮＤ
回路Ｅ９とＥ１１でフリップフロップを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、位相比較器、特に、位
相出力部における貫通電流防止回路に関するものであ
る。
相出力部における貫通電流防止回路に関するものであ
る。
【０００２】
【従来の技術】従来の位相比較器は、セット、リセット
動作する複数段のフリップフロップと、Ｎチャネルおよ
びＰチャネルトランジスタとにより構成されており、位
相比較器を設計する際に、位相比較器を構成する論理回
路の遅延時間に対して厳密な計算を必要としていた。
動作する複数段のフリップフロップと、Ｎチャネルおよ
びＰチャネルトランジスタとにより構成されており、位
相比較器を設計する際に、位相比較器を構成する論理回
路の遅延時間に対して厳密な計算を必要としていた。
【０００３】以下、図面を参照しながら、上述したよう
な従来の位相比較器の動作について説明する。図３は従
来の位相比較器の構成図である。図３において、Ｇ１，
Ｇ２はインバータ、Ｇ３〜Ｇ１１は位相比較器を構成す
るＮＡＮＤ回路、Ｇ１２およびＧ１３は位相比較器の精
度を確定する遅延回路、Ｇ１４はＰチャネルトランジス
タ、Ｇ１５はＮチャネルトランジスタ、Ｇ１６は位相比
較器の出力部、Ｇ１７は電源、Ｇ１８はＧＮＤであり、
ＮＡＮＤ回路Ｇ３，Ｇ１１は２値信号出力部を構成して
いる。
な従来の位相比較器の動作について説明する。図３は従
来の位相比較器の構成図である。図３において、Ｇ１，
Ｇ２はインバータ、Ｇ３〜Ｇ１１は位相比較器を構成す
るＮＡＮＤ回路、Ｇ１２およびＧ１３は位相比較器の精
度を確定する遅延回路、Ｇ１４はＰチャネルトランジス
タ、Ｇ１５はＮチャネルトランジスタ、Ｇ１６は位相比
較器の出力部、Ｇ１７は電源、Ｇ１８はＧＮＤであり、
ＮＡＮＤ回路Ｇ３，Ｇ１１は２値信号出力部を構成して
いる。
【０００４】図４は上記位相比較器を構成する各論理ゲ
ートの出力タイミング図である。図４において、Ａはイ
ンバータＧ２に入力されるデジタル信号の入力波形、Ｂ
はインバータＧ１に入力されるデジタル信号の入力波
形、Ｐ１，Ｐ２，はインバータＧ１，Ｇ２の出力波形、
Ｐ３〜Ｐ１１はそれぞれのＮＡＮＤ回路Ｇ３〜Ｇ１１の
出力波形、Ｐ１２およびＰ１３は遅延回路Ｇ１２および
Ｇ１３の出力波形、Ｐ１６は出力部Ｇ１６から出力され
る位相比較器の出力波形である。
ートの出力タイミング図である。図４において、Ａはイ
ンバータＧ２に入力されるデジタル信号の入力波形、Ｂ
はインバータＧ１に入力されるデジタル信号の入力波
形、Ｐ１，Ｐ２，はインバータＧ１，Ｇ２の出力波形、
Ｐ３〜Ｐ１１はそれぞれのＮＡＮＤ回路Ｇ３〜Ｇ１１の
出力波形、Ｐ１２およびＰ１３は遅延回路Ｇ１２および
Ｇ１３の出力波形、Ｐ１６は出力部Ｇ１６から出力され
る位相比較器の出力波形である。
【０００５】図４のＴ１において、インバータＧ１に入
力された入力波形Ｂの立ち上がりにより、インバータＧ
１の出力波形はＰ１のように立ち下がりＬレベル（以後
“Ｌ”と略す）になる。その結果ＮＡＮＤ回路Ｇ３の入
力が“Ｌ”になり、ＮＡＮＤ回路Ｇ３の出力はＰ３のよ
うにＨレベル（以後“Ｈ”と略す）になる。遅延回路Ｇ
１２の出力はＰ１２のように“Ｈ”になり、ＮＡＮＤ回
路Ｇ９の入力がすべて“Ｈ”になり、ＮＡＮＤ回路Ｇ９
の出力はＰ９のように“Ｌ”になる。したがって、Ｐチ
ャネルトランジスタＧ１４のゲートがｏｎ状態になり、
位相比較器の出力Ｐ１６は、ハイインピーダンス状態か
ら“Ｈ”になる。
力された入力波形Ｂの立ち上がりにより、インバータＧ
１の出力波形はＰ１のように立ち下がりＬレベル（以後
“Ｌ”と略す）になる。その結果ＮＡＮＤ回路Ｇ３の入
力が“Ｌ”になり、ＮＡＮＤ回路Ｇ３の出力はＰ３のよ
うにＨレベル（以後“Ｈ”と略す）になる。遅延回路Ｇ
１２の出力はＰ１２のように“Ｈ”になり、ＮＡＮＤ回
路Ｇ９の入力がすべて“Ｈ”になり、ＮＡＮＤ回路Ｇ９
の出力はＰ９のように“Ｌ”になる。したがって、Ｐチ
ャネルトランジスタＧ１４のゲートがｏｎ状態になり、
位相比較器の出力Ｐ１６は、ハイインピーダンス状態か
ら“Ｈ”になる。
【０００６】Ｔ２において、インバータＧ１の出力Ｐ１
は立ち上がるが、ＮＡＮＤ回路Ｇ９の出力Ｐ９が“Ｌ”
になっているのでＮＡＮＤ回路Ｇ３の出力Ｐ３は“Ｈ”
のままであり、この結果、ＮＡＮＤ回路Ｇ９，Ｇ１１の
出力Ｐ９，Ｐ１１は変化せず、位相比較器の出力Ｐ１６
はＴ１の状態を保持していることになる。
は立ち上がるが、ＮＡＮＤ回路Ｇ９の出力Ｐ９が“Ｌ”
になっているのでＮＡＮＤ回路Ｇ３の出力Ｐ３は“Ｈ”
のままであり、この結果、ＮＡＮＤ回路Ｇ９，Ｇ１１の
出力Ｐ９，Ｐ１１は変化せず、位相比較器の出力Ｐ１６
はＴ１の状態を保持していることになる。
【０００７】Ｔ３において、インバータＧ２に入力され
た入力波形Ａの立ち上がりにより、インバータＧ２の出
力波形はＰ２のように立ち下がり“Ｌ”になる。ＮＡＮ
Ｄ回路Ｇ４に“Ｌ”が入力されるのでＮＡＮＤ回路Ｇ４
の出力Ｐ４は“Ｈ”になる。この結果、ＮＡＮＤ回路Ｇ
１０の入力であるＮＡＮＤ回路Ｇ３，Ｇ４，Ｇ５，Ｇ８
の出力Ｐ３，Ｐ４，Ｐ５，Ｐ８がすべて“Ｈ”になるの
で、ＮＡＮＤ回路Ｇ１０の出力Ｐ１０は“Ｌ”になる。
た入力波形Ａの立ち上がりにより、インバータＧ２の出
力波形はＰ２のように立ち下がり“Ｌ”になる。ＮＡＮ
Ｄ回路Ｇ４に“Ｌ”が入力されるのでＮＡＮＤ回路Ｇ４
の出力Ｐ４は“Ｈ”になる。この結果、ＮＡＮＤ回路Ｇ
１０の入力であるＮＡＮＤ回路Ｇ３，Ｇ４，Ｇ５，Ｇ８
の出力Ｐ３，Ｐ４，Ｐ５，Ｐ８がすべて“Ｈ”になるの
で、ＮＡＮＤ回路Ｇ１０の出力Ｐ１０は“Ｌ”になる。
【０００８】次に、ＮＡＮＤ回路Ｇ９にＮＡＮＤ回路Ｇ
１０の出力Ｐ１０の“Ｌ”が入力されるのでＮＡＮＤ回
路Ｇ９の出力Ｐ９は“Ｈ”になる。この結果、ＮＡＮＤ
回路Ｇ３の入力はすべて“Ｈ”になるのでＮＡＮＤ回路
Ｇ３の出力Ｐ３は“Ｌ”になる。
１０の出力Ｐ１０の“Ｌ”が入力されるのでＮＡＮＤ回
路Ｇ９の出力Ｐ９は“Ｈ”になる。この結果、ＮＡＮＤ
回路Ｇ３の入力はすべて“Ｈ”になるのでＮＡＮＤ回路
Ｇ３の出力Ｐ３は“Ｌ”になる。
【０００９】同時に、ＮＡＮＤ回路Ｇ７の入力にＮＡＮ
Ｄ回路Ｇ１０の出力Ｐ１０の“Ｌ”が入力されるので、
ＮＡＮＤ回路Ｇ７の出力は“Ｈ”になる。この結果、Ｎ
ＡＮＤ回路Ｇ８の入力がすべて“Ｈ”になるのでＮＡＮ
Ｄ回路Ｇ８の出力Ｐ８は“Ｌ”になる。
Ｄ回路Ｇ１０の出力Ｐ１０の“Ｌ”が入力されるので、
ＮＡＮＤ回路Ｇ７の出力は“Ｈ”になる。この結果、Ｎ
ＡＮＤ回路Ｇ８の入力がすべて“Ｈ”になるのでＮＡＮ
Ｄ回路Ｇ８の出力Ｐ８は“Ｌ”になる。
【００１０】ＮＡＮＤ回路Ｇ１０の出力Ｐ１０はＮＡＮ
Ｄ回路Ｇ３の出力Ｐ３あるいはＧ８の出力Ｐ８が“Ｌ”
であることから“Ｈ”になる。また、ＮＡＮＤ回路Ｇ１
１の出力Ｐ１１は、ＮＡＮＤ回路Ｇ８の出力Ｐ８が
“Ｌ”なので“Ｈ”を維持する。したがって、Ｐチャネ
ルトランジスタＧ１４のゲートがｏｆｆ状態になり、位
相比較器の出力Ｐ１６は“Ｈ”からハイインピーダンス
状態になる。
Ｄ回路Ｇ３の出力Ｐ３あるいはＧ８の出力Ｐ８が“Ｌ”
であることから“Ｈ”になる。また、ＮＡＮＤ回路Ｇ１
１の出力Ｐ１１は、ＮＡＮＤ回路Ｇ８の出力Ｐ８が
“Ｌ”なので“Ｈ”を維持する。したがって、Ｐチャネ
ルトランジスタＧ１４のゲートがｏｆｆ状態になり、位
相比較器の出力Ｐ１６は“Ｈ”からハイインピーダンス
状態になる。
【００１１】入力波形Ａが入力波形Ｂより早く立ち上が
った場合の位相比較器の動作は上記の入力波形Ｂが入力
波形Ａより早く立ち上がった場合と対称的に同様の動作
をするため、内部の動作説明は省略する。位相比較器の
出力としては、先に入力波形Ａが立ち上がったときにＮ
チャネルトランジスタＧ１５がｏｎし、位相比較器の出
力は、ハイインピーダンス状態から"Ｌ"状態になり、入
力波形Ｂが立ち上がったときに位相比較器の出力は"Ｌ"
状態からハイインピーダンス状態になる。
った場合の位相比較器の動作は上記の入力波形Ｂが入力
波形Ａより早く立ち上がった場合と対称的に同様の動作
をするため、内部の動作説明は省略する。位相比較器の
出力としては、先に入力波形Ａが立ち上がったときにＮ
チャネルトランジスタＧ１５がｏｎし、位相比較器の出
力は、ハイインピーダンス状態から"Ｌ"状態になり、入
力波形Ｂが立ち上がったときに位相比較器の出力は"Ｌ"
状態からハイインピーダンス状態になる。
【００１２】このように、位相比較器は２つの位相の異
なる２値信号を入力することにより、それぞれの信号の
位相差を出力することができる。
なる２値信号を入力することにより、それぞれの信号の
位相差を出力することができる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の位相比較器では、図４のＴ３のタイミングにおい
て、図３のＮＡＮＤ回路Ｇ４が“Ｌ”から“Ｈ”になっ
た際、ＮＡＮＤ回路Ｇ１０が“Ｌ”になる前に、ＮＡＮ
Ｄ回路Ｇ３がいちはやく“Ｌ”になり、ＮＡＮＤ回路Ｇ
１０を“Ｈ”にするか、遅延回路Ｇ１３の出力Ｐ１３が
ＮＡＮＤ回路Ｇ１０が“Ｌ”になる前にＮＡＮＤ回路Ｇ
１１に入力されると、ＮＡＮＤ回路Ｇ１１の入力は一瞬
すべて“Ｈ”になる。この場合、図４のＴ３のタイミン
グでのＰ１１波形に示すように、ＮＡＮＤ回路Ｇ１１の
出力Ｐ１１が一瞬“Ｌ”になる。このとき、ＮＡＮＤ回
路Ｇ９の出力Ｐ９も“Ｌ”になっていると、位相出力部
を構成するＰチャネルトランジスタＧ１４とＮチャネル
トランジスタＧ１５の双方がｏｎ状態になり、Ｐ１６波
形に示すように、電源Ｇ１７からＧＮＤＧ１８に貫通電
流が流れ、回路を破壊する可能性が大きい。
来の位相比較器では、図４のＴ３のタイミングにおい
て、図３のＮＡＮＤ回路Ｇ４が“Ｌ”から“Ｈ”になっ
た際、ＮＡＮＤ回路Ｇ１０が“Ｌ”になる前に、ＮＡＮ
Ｄ回路Ｇ３がいちはやく“Ｌ”になり、ＮＡＮＤ回路Ｇ
１０を“Ｈ”にするか、遅延回路Ｇ１３の出力Ｐ１３が
ＮＡＮＤ回路Ｇ１０が“Ｌ”になる前にＮＡＮＤ回路Ｇ
１１に入力されると、ＮＡＮＤ回路Ｇ１１の入力は一瞬
すべて“Ｈ”になる。この場合、図４のＴ３のタイミン
グでのＰ１１波形に示すように、ＮＡＮＤ回路Ｇ１１の
出力Ｐ１１が一瞬“Ｌ”になる。このとき、ＮＡＮＤ回
路Ｇ９の出力Ｐ９も“Ｌ”になっていると、位相出力部
を構成するＰチャネルトランジスタＧ１４とＮチャネル
トランジスタＧ１５の双方がｏｎ状態になり、Ｐ１６波
形に示すように、電源Ｇ１７からＧＮＤＧ１８に貫通電
流が流れ、回路を破壊する可能性が大きい。
【００１４】本発明は上記問題を解決するもので、位相
比較器出力部の貫通電流の発生を防止できる位相比較器
を提供することを目的とするものである。
比較器出力部の貫通電流の発生を防止できる位相比較器
を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の位相比較器は、位相比較器の２つの出力を
利用してフリップフロップを構成し、一方の出力が位相
出力部の一方のトランジスタをｏｎ状態にしている場
合、必ず他方の出力は位相出力部の他方のトランジスタ
をｏｆｆの状態にするようにしたものである。
に、本発明の位相比較器は、位相比較器の２つの出力を
利用してフリップフロップを構成し、一方の出力が位相
出力部の一方のトランジスタをｏｎ状態にしている場
合、必ず他方の出力は位相出力部の他方のトランジスタ
をｏｆｆの状態にするようにしたものである。
【００１６】
【作用】この構成によって、従来の回路設計において必
須であった論理回路の綿密な遅延時間の設定を行う必要
がなく、貫通電流の発生を防止することができる。
須であった論理回路の綿密な遅延時間の設定を行う必要
がなく、貫通電流の発生を防止することができる。
【００１７】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例における
位相比較器の構成図である。図１において、Ｅ１，Ｅ２
はインバータ、Ｅ３〜Ｅ１１は位相比較器を構成するＮ
ＡＮＤ回路、Ｅ１２およびＥ１３は位相比較器の精度を
確定する遅延回路、Ｅ１４はＰチャネルトランジスタ、
Ｅ１５はＮチャネルトランジスタ、Ｅ１６は位相比較器
の出力部、Ｅ１７は電源、Ｅ１８はＧＮＤである。ここ
で、従来のものと異なる点は、ＮＡＮＤ回路Ｅ９とＥ１
１の出力がそれぞれＥ１１とＥ９の入力に接続されて、
フリップフロップを構成している点である。
照しながら説明する。図１は本発明の一実施例における
位相比較器の構成図である。図１において、Ｅ１，Ｅ２
はインバータ、Ｅ３〜Ｅ１１は位相比較器を構成するＮ
ＡＮＤ回路、Ｅ１２およびＥ１３は位相比較器の精度を
確定する遅延回路、Ｅ１４はＰチャネルトランジスタ、
Ｅ１５はＮチャネルトランジスタ、Ｅ１６は位相比較器
の出力部、Ｅ１７は電源、Ｅ１８はＧＮＤである。ここ
で、従来のものと異なる点は、ＮＡＮＤ回路Ｅ９とＥ１
１の出力がそれぞれＥ１１とＥ９の入力に接続されて、
フリップフロップを構成している点である。
【００１８】図２は上記位相比較器を構成する各論理ゲ
ートの出力タイミング図である。図２において、Ｃはイ
ンバータＥ２に入力されるデジタル信号の入力波形、Ｄ
はインバータＥ１に入力されるデジタル信号の入力波
形、Ｆ１，Ｆ２，はインバータＥ１，Ｅ２の出力波形、
Ｆ３〜Ｆ１１はそれぞれＮＡＮＤ回路Ｅ３〜Ｅ１１の出
力波形、Ｆ１２およびＦ１３は遅延回路Ｅ１２およびＥ
１３の出力波形、Ｆ１６は出力部Ｅ１６から出力される
位相比較器の出力波形である。
ートの出力タイミング図である。図２において、Ｃはイ
ンバータＥ２に入力されるデジタル信号の入力波形、Ｄ
はインバータＥ１に入力されるデジタル信号の入力波
形、Ｆ１，Ｆ２，はインバータＥ１，Ｅ２の出力波形、
Ｆ３〜Ｆ１１はそれぞれＮＡＮＤ回路Ｅ３〜Ｅ１１の出
力波形、Ｆ１２およびＦ１３は遅延回路Ｅ１２およびＥ
１３の出力波形、Ｆ１６は出力部Ｅ１６から出力される
位相比較器の出力波形である。
【００１９】図２において、Ｔ１からＴ３までの動作
は、従来の位相比較器とまったく同じである。しかし、
従来の位相比較器と異なる点は、図２のＴ３のタイミン
グにおいて、図１のＮＡＮＤ回路Ｅ４が“Ｌ”から
“Ｈ”になった際、ＮＡＮＤ回路Ｇ１０が“Ｌ”になる
前にＮＡＮＤ回路Ｅ３がいちはやく“Ｌ”になり、ＮＡ
ＮＤ回路Ｅ１０を“Ｈ”にするか、遅延回路Ｅ１３の出
力Ｆ１３がＮＡＮＤ回路Ｅ１０が“Ｌ”になる前にＮＡ
ＮＤ回路Ｅ１１に入力されても、ＮＡＮＤ回路Ｅ１１の
入力にはＮＡＮＤ回路Ｅ９の出力が入力されているた
め、ＮＡＮＤ回路Ｅ９の出力Ｆ９が“Ｌ”であるかぎり
ＮＡＮＤ回路Ｅ１１の出力が“Ｌ”になることはない。
また、入力波形Ｃが入力波形Ｄより早く立ち上がった場
合の位相比較器の動作は上記の入力波形Ｄが入力波形Ｃ
より早く立ち上がった場合と対称的に同様の動作をす
る。
は、従来の位相比較器とまったく同じである。しかし、
従来の位相比較器と異なる点は、図２のＴ３のタイミン
グにおいて、図１のＮＡＮＤ回路Ｅ４が“Ｌ”から
“Ｈ”になった際、ＮＡＮＤ回路Ｇ１０が“Ｌ”になる
前にＮＡＮＤ回路Ｅ３がいちはやく“Ｌ”になり、ＮＡ
ＮＤ回路Ｅ１０を“Ｈ”にするか、遅延回路Ｅ１３の出
力Ｆ１３がＮＡＮＤ回路Ｅ１０が“Ｌ”になる前にＮＡ
ＮＤ回路Ｅ１１に入力されても、ＮＡＮＤ回路Ｅ１１の
入力にはＮＡＮＤ回路Ｅ９の出力が入力されているた
め、ＮＡＮＤ回路Ｅ９の出力Ｆ９が“Ｌ”であるかぎり
ＮＡＮＤ回路Ｅ１１の出力が“Ｌ”になることはない。
また、入力波形Ｃが入力波形Ｄより早く立ち上がった場
合の位相比較器の動作は上記の入力波形Ｄが入力波形Ｃ
より早く立ち上がった場合と対称的に同様の動作をす
る。
【００２０】以上のように、本実施例によれば、位相比
較器を構成する論理回路の遅延時間を綿密に計算する必
要がなく、論理回路部の２出力が同時に変化することも
なくなり、容易に位相比較器を設計することができる。
較器を構成する論理回路の遅延時間を綿密に計算する必
要がなく、論理回路部の２出力が同時に変化することも
なくなり、容易に位相比較器を設計することができる。
【００２１】
【発明の効果】以上のように本発明によれば、従来の位
相比較器の設計に必須であった、論理回路部の綿密な遅
延時間計算を行う必要がなく、位相比較器出力部の貫通
電流の発生を容易に防止することができる。
相比較器の設計に必須であった、論理回路部の綿密な遅
延時間計算を行う必要がなく、位相比較器出力部の貫通
電流の発生を容易に防止することができる。
【図１】本発明の一実施例における位相比較器の構成図
【図２】本発明の一実施例における位相比較器を構成す
る各論理ゲートの出力タイミング図
る各論理ゲートの出力タイミング図
【図３】従来の位相比較器の構成図
【図４】従来の位相比較器を構成する各論理ゲートの出
力タイミング図
力タイミング図
Ｅ１，Ｅ２ インバータ Ｅ３〜Ｅ１１ 位相比較器を構成するＮＡＮＤ回路 Ｅ１２、Ｅ１３ 位相比較器の精度を確定する遅延回
路 Ｅ１４ Ｐチャネルトランジスタ Ｅ１５ Ｎチャネルトランジスタ Ｅ１６ 位相比較器の出力部 Ｅ１７ 電源 Ｅ１８ ＧＮＤ Ｆ１，Ｆ２ インバータＥ１，Ｅ２の出力波形 Ｆ３〜Ｆ１１ ＮＡＮＤ回路Ｅ３〜Ｅ１３の出力波形 Ｆ１２、Ｆ１３ 遅延回路の出力波形 Ｆ１６ 位相比較器の出力波形
路 Ｅ１４ Ｐチャネルトランジスタ Ｅ１５ Ｎチャネルトランジスタ Ｅ１６ 位相比較器の出力部 Ｅ１７ 電源 Ｅ１８ ＧＮＤ Ｆ１，Ｆ２ インバータＥ１，Ｅ２の出力波形 Ｆ３〜Ｆ１１ ＮＡＮＤ回路Ｅ３〜Ｅ１３の出力波形 Ｆ１２、Ｆ１３ 遅延回路の出力波形 Ｆ１６ 位相比較器の出力波形
Claims (1)
- 【請求項１】 それぞれ２値の信号成分をもつ２種類の
デジタル信号を入力信号とし、その入力信号の位相を比
較し、その結果を２個の２値信号出力部から出力し、こ
の２個の２値信号出力部の出力を、直列に接続されたＰ
チャネルトランジスタとＮチャネルトランジスタの各ゲ
ート部に入力する位相比較器であって、前記２個の２値
信号出力部でフリップフロップを構成し、前記Ｐチャネ
ルトランジスタとＮチャネルトランジスタが同時にオン
することで発生する貫通電流をなくした位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20632392A JPH0653793A (ja) | 1992-08-03 | 1992-08-03 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20632392A JPH0653793A (ja) | 1992-08-03 | 1992-08-03 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653793A true JPH0653793A (ja) | 1994-02-25 |
Family
ID=16521399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20632392A Pending JPH0653793A (ja) | 1992-08-03 | 1992-08-03 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653793A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104113328A (zh) * | 2013-04-22 | 2014-10-22 | 上海华虹宏力半导体制造有限公司 | 用于锁相环的相位比较器 |
| KR20200083239A (ko) | 2018-12-28 | 2020-07-08 | 가부시키가이샤 에바라 세이사꾸쇼 | 진공 펌프 장치 |
| KR20200083240A (ko) | 2018-12-28 | 2020-07-08 | 가부시키가이샤 에바라 세이사꾸쇼 | 베어링 장치 및 진공 펌프 장치 |
-
1992
- 1992-08-03 JP JP20632392A patent/JPH0653793A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104113328A (zh) * | 2013-04-22 | 2014-10-22 | 上海华虹宏力半导体制造有限公司 | 用于锁相环的相位比较器 |
| CN104113328B (zh) * | 2013-04-22 | 2017-02-15 | 上海华虹宏力半导体制造有限公司 | 用于锁相环的相位比较器 |
| KR20200083239A (ko) | 2018-12-28 | 2020-07-08 | 가부시키가이샤 에바라 세이사꾸쇼 | 진공 펌프 장치 |
| KR20200083240A (ko) | 2018-12-28 | 2020-07-08 | 가부시키가이샤 에바라 세이사꾸쇼 | 베어링 장치 및 진공 펌프 장치 |
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