JPH0653401A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0653401A JPH0653401A JP4201666A JP20166692A JPH0653401A JP H0653401 A JPH0653401 A JP H0653401A JP 4201666 A JP4201666 A JP 4201666A JP 20166692 A JP20166692 A JP 20166692A JP H0653401 A JPH0653401 A JP H0653401A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- chip
- pad row
- lead
- bus bar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】チップ上に接着された母線リード以外の多数の
他のリードとパッド列との間を個々に接続するボンディ
ングワイヤを高くせずに、厚さが１ｍｍ程度のパッケー
ジに封入可能にする。 【構成】チップ１の長辺方向に一列に並べて設けらてた
ボンディングパッド列２の中途に、配列ピッチより外れ
た空所が空けられ、パッド列２に沿って且つ前記空所で
パッド列と交差してパッド列２の左上側から右下側に移
行する２本の母線リード３ａと３ｂが前記チップ上に接
着されており、また、母線リード３ａ，３ｂ以外のチッ
プ１の左上側と右下側に接着されている多数の他のリー
ド４とパッド列２のパッドとが母線リード上の飛び越し
無しでボンディングワイヤ６により個々に接続されてい
る。
他のリードとパッド列との間を個々に接続するボンディ
ングワイヤを高くせずに、厚さが１ｍｍ程度のパッケー
ジに封入可能にする。 【構成】チップ１の長辺方向に一列に並べて設けらてた
ボンディングパッド列２の中途に、配列ピッチより外れ
た空所が空けられ、パッド列２に沿って且つ前記空所で
パッド列と交差してパッド列２の左上側から右下側に移
行する２本の母線リード３ａと３ｂが前記チップ上に接
着されており、また、母線リード３ａ，３ｂ以外のチッ
プ１の左上側と右下側に接着されている多数の他のリー
ド４とパッド列２のパッドとが母線リード上の飛び越し
無しでボンディングワイヤ６により個々に接続されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置、特に半導
体チップ上にリードフレームのリードを接着してリード
付け組み立てが行われる集積回路装置に関する。
体チップ上にリードフレームのリードを接着してリード
付け組み立てが行われる集積回路装置に関する。
【０００２】
【従来の技術】近年集積回路装置の大規模化に伴いチッ
プサイズは増大しつつある。特に半導体メモリにおいて
は、特定の薄型パッケージ内に半導体チップを封入する
ため、チップ上に複数のリードフレームリードを接着し
たリードオンチップ（ＬＯＣ）構造が用いられる。
プサイズは増大しつつある。特に半導体メモリにおいて
は、特定の薄型パッケージ内に半導体チップを封入する
ため、チップ上に複数のリードフレームリードを接着し
たリードオンチップ（ＬＯＣ）構造が用いられる。
【０００３】従来のＬＯＣを用いた集積回路装置では、
図２に示すように、ボンディングパッドの複数個をチッ
プ１の中央部の長辺方向に一列に並べてパッド列２を形
成し、このパッド列２の上側および下側のチップ上にそ
れぞれ近接並行して母線リード３，３を接着し、母線リ
ード３，３以外の多数の他のリードはチップ上側領域と
下側領域に接着されている。しかして、これら多数の他
のリードの内の大部分の他のリード４の先端部とパッド
列２のパッドとの間は母線リード３，３の上を飛び越し
てボンディングワイヤ８により個々に接続されている。
母線リード３，３と近接ボンディングパッドとの間は短
いボンディングワイヤ７により抵抗少なく接続されてい
る。
図２に示すように、ボンディングパッドの複数個をチッ
プ１の中央部の長辺方向に一列に並べてパッド列２を形
成し、このパッド列２の上側および下側のチップ上にそ
れぞれ近接並行して母線リード３，３を接着し、母線リ
ード３，３以外の多数の他のリードはチップ上側領域と
下側領域に接着されている。しかして、これら多数の他
のリードの内の大部分の他のリード４の先端部とパッド
列２のパッドとの間は母線リード３，３の上を飛び越し
てボンディングワイヤ８により個々に接続されている。
母線リード３，３と近接ボンディングパッドとの間は短
いボンディングワイヤ７により抵抗少なく接続されてい
る。
【０００４】
【発明が解決しようとする課題】上記の集積回路装置で
は、母線リード以外の大部分の他のリード個々とパッド
列のパッドとの間は、母線リードを飛び越してボンディ
ングワイヤで接続されているので、その飛び越し部分で
ボンディングワイヤの位置が高くなり、パッケージ厚さ
が１ｍｍと非常に薄いパッケージ（ＴＳＯＰ；Ｔｈｉｎ
Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）には
封入し難くなる。無理に封入しようとすると、母線リー
ドとボンディングワイヤが近付き過ぎてショートする危
険がある。
は、母線リード以外の大部分の他のリード個々とパッド
列のパッドとの間は、母線リードを飛び越してボンディ
ングワイヤで接続されているので、その飛び越し部分で
ボンディングワイヤの位置が高くなり、パッケージ厚さ
が１ｍｍと非常に薄いパッケージ（ＴＳＯＰ；Ｔｈｉｎ
Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）には
封入し難くなる。無理に封入しようとすると、母線リー
ドとボンディングワイヤが近付き過ぎてショートする危
険がある。
【０００５】
【課題を解決するための手段】上記課題に対して本発明
では、半導体チップの中央部長辺方向に一列に配列され
たボンディングパッド例の中途に配列ピッチより外れた
空所を設け、前記パッド列の上側または下側の一方の側
にパッド列と近接並行する母線リードを設けて、この母
線リードはパッド列の空所を通り一方の側から他方の側
に移行している。そのため、チップの左下側および右上
側ではパッド列と多数の他のリードとの間に母線リード
が介在しなくなり、母線リード飛び越し無しにパッド列
と他のリードとの間のボンディングワイヤ接続が出来
る。
では、半導体チップの中央部長辺方向に一列に配列され
たボンディングパッド例の中途に配列ピッチより外れた
空所を設け、前記パッド列の上側または下側の一方の側
にパッド列と近接並行する母線リードを設けて、この母
線リードはパッド列の空所を通り一方の側から他方の側
に移行している。そのため、チップの左下側および右上
側ではパッド列と多数の他のリードとの間に母線リード
が介在しなくなり、母線リード飛び越し無しにパッド列
と他のリードとの間のボンディングワイヤ接続が出来
る。
【０００６】
【実施例】つぎに図面を参照して本発明を説明する。図
１は本発明の一実施例のチップの上面図である。図にお
いて、チップ１の上面中央部を長辺方向に複数のボンデ
ィングパッドが一例に配列されてパッド列２が形成され
ている。パッド列２のほぼ中央部では一定ピッチから外
れた空所が空けられ、パッド列の左上側領域のチップ上
にはパッド列と近接並行して２本の母線リード３ａと３
ｂが接着されている。
１は本発明の一実施例のチップの上面図である。図にお
いて、チップ１の上面中央部を長辺方向に複数のボンデ
ィングパッドが一例に配列されてパッド列２が形成され
ている。パッド列２のほぼ中央部では一定ピッチから外
れた空所が空けられ、パッド列の左上側領域のチップ上
にはパッド列と近接並行して２本の母線リード３ａと３
ｂが接着されている。
【０００７】母線リード３ａと３ｂはパッド列２中央の
空所を通りパッド列２の下側に移行し、パッド列２に沿
って右方向へ伸びている。そして、母線リード３ａ，３
ｂは左右のチップ端部からそれぞれチップ外へ取り出さ
れている。また、母線リードは熱の５０％以上が発生す
るといわれるチップ１の活性表面を長い距離にわたって
接着され、複数のパッドと母線リードとは複数のボンデ
ィングワイヤにより最低電圧降下で接続されるため、母
線リードにより有効にチップの熱放散が行われる。
空所を通りパッド列２の下側に移行し、パッド列２に沿
って右方向へ伸びている。そして、母線リード３ａ，３
ｂは左右のチップ端部からそれぞれチップ外へ取り出さ
れている。また、母線リードは熱の５０％以上が発生す
るといわれるチップ１の活性表面を長い距離にわたって
接着され、複数のパッドと母線リードとは複数のボンデ
ィングワイヤにより最低電圧降下で接続されるため、母
線リードにより有効にチップの熱放散が行われる。
【０００８】母線リード３ａ，３ｂ以外の、チップ１上
に接着されている多数の他のリードのうちの、上左辺側
および下右辺の他のリード５を除いた大部分の他のリー
ド４とパッド列２との間には母線リードが介在しないの
で、他のリード４の個々とパッド列２のパッドとの間は
母線リード飛び越し無しに最短距離でボンディングワイ
ヤ接続ができ、ボンディングワイヤの高さが低いので、
厚さ約１ｍｍと薄いＴＳＯＰパッケージにも容易に封入
できる。
に接着されている多数の他のリードのうちの、上左辺側
および下右辺の他のリード５を除いた大部分の他のリー
ド４とパッド列２との間には母線リードが介在しないの
で、他のリード４の個々とパッド列２のパッドとの間は
母線リード飛び越し無しに最短距離でボンディングワイ
ヤ接続ができ、ボンディングワイヤの高さが低いので、
厚さ約１ｍｍと薄いＴＳＯＰパッケージにも容易に封入
できる。
【０００９】
【発明の効果】以上説明のように本発明では、多数の他
のリードとパッド列のパッドとの間のボンディングワイ
ヤ接続に際し、ボンディングワイヤの母線リード上飛び
越しがないので、ボンディングワイヤを短く、低くして
接続でき、この低い位置のボンディングワイヤのため
に、薄いＴＳＯＰパッケージにも容易に封入できるとい
う効果がある。
のリードとパッド列のパッドとの間のボンディングワイ
ヤ接続に際し、ボンディングワイヤの母線リード上飛び
越しがないので、ボンディングワイヤを短く、低くして
接続でき、この低い位置のボンディングワイヤのため
に、薄いＴＳＯＰパッケージにも容易に封入できるとい
う効果がある。
【図１】本発明の一実施例のチップ表面図である。
【図２】従来の集積回路装置の一例のチップ表面図であ
る。
る。
１ 半導体チップ ２ パッド列 ３ａ，３ｂ 母線リード ４ 大部分の他のリード ５ 大部分の残りの他のリード ６，７ ボンディングワイヤ
Claims (1)
- 【請求項１】 半導体チップ中央部の長辺方向に一例に
配列された複数個のボンディングパッドからなるパッド
列と、このパッド列に近接して前記チップ上に並行接着
された母線リードと、前記パッド列の上下領域のチップ
上にそれぞれ接着された多数の他のリードと、前記他の
リードと、前記パッド列のパッドとの間に個々に接続さ
れたボンディングワイヤとを含む集積回路装置におい
て、前記パッド列には配列ピッチより外れた空所が空け
られ、この空所を通り前記母線リードは前記パッド列の
上下の一方の領域から他方の領域に移行されていること
を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201666A JPH0653401A (ja) | 1992-07-29 | 1992-07-29 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201666A JPH0653401A (ja) | 1992-07-29 | 1992-07-29 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653401A true JPH0653401A (ja) | 1994-02-25 |
Family
ID=16444886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201666A Withdrawn JPH0653401A (ja) | 1992-07-29 | 1992-07-29 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653401A (ja) |
-
1992
- 1992-07-29 JP JP4201666A patent/JPH0653401A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6271580B1 (en) | Leads under chip in conventional IC package | |
| JP4456889B2 (ja) | 積層型半導体パッケージ及びその製造方法 | |
| EP0590986B1 (en) | Lead-on-chip lead frame | |
| JP2008532277A (ja) | 改良したボンディングパッド接続部を備える集積回路パッケージ装置、リードフレームおよび電子装置 | |
| JPH0945723A (ja) | 半導体チップおよびこの半導体チップを組み込んだ半導体装置ならびにその製造方法 | |
| KR940004792A (ko) | 방사상으로 접착된 리드프레임이 사용되는 본드 패드 레이아웃 | |
| KR980006563A (ko) | 리드 온 칩 타입의 리드프레임 | |
| JP2007180077A (ja) | 半導体装置 | |
| JPH061801B2 (ja) | リ−ドフレ−ム | |
| JP2014175665A (ja) | ボンドワイヤのためのブレース | |
| JPH0653401A (ja) | 集積回路装置 | |
| JPH0256942A (ja) | 半導体装置 | |
| JPH07312404A (ja) | 樹脂封止型半導体装置 | |
| JPH0461152A (ja) | 半導体装置 | |
| JPH04243156A (ja) | プラスチックｐｇａパッケージ | |
| JP3078526B2 (ja) | 樹脂封止型半導体装置 | |
| JP3178203B2 (ja) | 半導体装置用リードフレーム | |
| JPH0529528A (ja) | 半導体集積回路装置およびそれに用いるリードフレーム | |
| JP2507855B2 (ja) | 半導体装置 | |
| KR100245258B1 (ko) | 단차진 내부리드들이 일부 형성된 리드 온 칩용 리드프레임 | |
| JPH0318344B2 (ja) | ||
| JPH05304241A (ja) | 半導体装置 | |
| KR0126510Y1 (ko) | 반도체 장치 | |
| KR200159486Y1 (ko) | 반도체 패키지 | |
| JP3052633B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |